Постоянное запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 119) 111) 51)5 С 11 С 17/О САНИЕ ИЗОБРЕТЕН ССР1981, УСТвычис эапо зобре а ус е диаграм 4 можензистороминающн Накопи остоять из 1, тактово ключевого твхода 32, з транз ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Валиев К.А., Орликовский А.А.Полупроводниковые интегральные схепамяти на биполярных транзисторныхструктурах. И.: Сов. радио, 1979,с. 248, рис8.2.Авторское свидетельство С11 987679, кл. С 11 С 17/Од,(57) Изобретение относится клительной технике, а именно кминающим устройствам. Целью и Изобретение относится к вычисли тельной технике, а именно к запоми нающим устройствам, и может быть и пользовано для постоянных запоминающих устроиств.Целью изобретения является повышение надежности устройства.На фиг.1 представлена схем тройства, на фиг.2 - временньмы его работы.Устройство содержит адресные усилители 1, дешифратор 2 слов, дешифратор 3 разрядов, накопитель 4, усилитель 5 считывания, элементы И 6, вход 7 выборки, первые и вторые тран эисторы 8 групп дешифратора 2 слов, шину 9 нулевого потенциала, адресные транзисторы 10 групп дешифратора 2 2ния я вляе тс я повышение надежнос ти устройства, Поставленная цель достигается за счет введения двух элементов И 6, усилителя считывания 5, элементов предэаряда первой 12 и второй 13 групп транзисторов. Усилитель считывания содержит первый 19, второй 26, третий 28 и четвертый 29 группы транзисторов 30 и триггер на транзисторах 21-24 с соответствующими связями. Введение укаэанных элементов позволяет исключить ложный разряд выбранных шин накопителя, вызванный параэитными емкостями между выбранными и невыбранными шинами накопителя. 2 з.п. ф-лы, 2 ил. слов, шину 11 питания, элементы предзаряда первой и второй групп на транзисторах 12, 13 соответственно, третий и четвертый тактовые входы 14,15, Дешифратор 3 разрядов может состоять из транзисторов 16, 17 и входа 18, Усилитель 5 считывания состоит из первого транзистора 19, первоготактового входа 20, триггера на транзисторах 21-24, выхода 25, второготранзистора 26, второго тактовоговхода 27, третьего и четвертого тран.эисторов 28, 29, группы транзисторов 30.50 55 33, Входы 34 являются адресными входами устройства,Устройство работает следующим образом.В начальный момент времени, когда на входах 7, 14, 15, 18, 20, 27, 32 устройства действует низкий потенциал, происходит предварительный заряд адресных и разрядных шин накопителя 4 через транзисторы 12 до полного высокого потенциала. После установления высокого потенциала на входе 7 на выходе одного из элементов И 6 в соответствии с состоянием адресного усилителя 1, подключенного к элементам И 6, устанавливается также высокий потенциал и открываются соответствующие транзисторы 8 дешифратора 2, что приводит к разряду адресных шин накопителя 4, подключенных к стокам транзисторов 8. Остальные адресные шины, кроме одной, разряжаются через транзисторы 10 и транзисторы 8.Высокий потенциал остается только на одной адресной шине, к которой подключены все закрытые транзисторы 8 и 1 О при данном коде адреса. Транзисторы 13 предназначены для поддер,жания высокого потенциала на выбранных шинах накопителя 4. В это же время происходит установление высокого потенциала на входе 18, что приводит к разряду соответствующих кодуадреса шин накопителя 4 через транзисторы 16, 17 дешифратора 3. Высокий потенциал остается только на выбранной шине накопителя 4,В следующий момент времени высокий потенциал устанавливается навходах устройства 14, 27, 32. Приэтом закрываются транзисторы 12,транзистор 26 установки усилителя 5считывания и открывается транзистор3 1, подключающий истоки транзисторов33 накопителя 4 к шине нулевого потенциалаВ результате окончательноразрядятся до нулевого потенциаланевыбранные шины накопителя 4, начнется при наличии контакта со стокомвыбранного транзистора 33 накопителя разряд выбранной шины накопителя4. При отсутствии контакта на выбранной шине остается высокий потенциал еВысокий потенциал, устанавливающийся на входе 15 после окончанияразряда невыбранных шин накопителя 5 1 О 15 О 25 30 35 40 45 4, закрывает транзисторы 13, которые исключают ложный разряд выбранных шин накопителя 4, вызванный паразитной емкостью межсоединений дешифраторов 2 и 3, и процесс разряда выбранной шины накопителя 4 ускоряется. При этом повышается надежность устройства,Через интервал времени, достаточный для разряда выбранной шины накопителя 4,устанавливается высокий потенциал на входе 20, истоки транзисторов 30 усилителя 5 считывания подключаются к шине 9 нулевого потенциала. На затворах этих транзисторов 30, подключенных к невыбранным шинам накопителя 4, находится низкий потенциал, на затворе выбранного транзистора 30 присутствует низкий потенциал, запирающий этот транзистор 30, если имеется контакт со стоком выбранного транзистора 33 накопителя 4, или высокий потенциал, если этот контакт отсутствует и соответствующий транзистор 30 усилителя 5 считывания открыт.Во втором случае происходит опрокидывание защелки усилителя 5 считывания и на выходе 25 усилителя 5 устанавливается высокий потенциалВ первом случае опрокидывание триггера не происходит и на выходе усилителя 5 остается низкий потенциал.Цепочка последовательно соединенных транзисторов 28, 29 служит для поддержания высокого потенциала на входе триггера усилителя 5 считывания, когда устройство возвращается в исходное состояние, устанавливается высокий потенциал на шинах вако" пителя, отпирающий транзисторы 30 усилителя 5 считывания, в результате чего к входу триггера через эти транзисторы подключается паразитная емкость истоков транзисторов 30 и стока транзистора 19, имеющая низкий потенциал. Формула изобретения 1, Постоянное запоминающее устройство, содержащее адресные усилители, накопитель, дешифратор разрядов, дешифратор слов, состоящий из групп транзисторов первого типа проводимости, стоки первых и вторых транзисторов групп подключены к соответствующим адресным шинам на 516352 копителя, а истоки подключены к шине. нулевого потенциала устройства, стоки транзисторов, кроме первого и вто- рого, в каждой группе соединены со стоком второго транзистора этой же группы, а затворы соединены с выходами соответствующих адресных усилителей, входы которых являются адресными входами устройства, разрядные шины накопителя соединены с соответствующими выходами дешифратора разрядов, входы которого соединены с выходами соответствующих адресных усилителей, отличающееся тем, что, с целью повышения надежности устройства, оно содержит два элемента И и усилитель считывания, информационные входы которого соединены с соответствующими выходами де шифратора разрядов, выход усилителя считывания является выходом устройства, а первый и второй тактовые входы - первым и вторым тактовыми входами устройства, выходы первого 25 адресного усилителя соединены с первыми входами первого и второго элементов И соответственно, вторые входы которых соединены и являются входом выборки устройства, выходы пер- З 0 вого и второго элементов И соединены с затворами первых и вторых транзисторов групп дешифратора слов соответственно, истоки транзисторов, кроме первого и второго, каждой группы соединены со стоком первого транзистора этой же группы дешифратора слов.2. Устройство по й,1, о т л ич а ю щ е е с я тем, что бно содержит две группы элементов предза 19ряда на транзисторах второго типа проводимости, истоки которых подключены к шине питания устройства, стоки подключены к соответствующим адресным и разрядным шинам накопителя, а затворы транзисторов элементов предзаряда первой и второй групп соответственно объединены и являются третьим и четвертым тактовыми входами устройства соответственно. 3. Устройство по пп. 1 и 2, о тл и ч а ю щ е е с я тем, что усилитель считывания содержит группу транзисторов первого типа проводимости, затворы которых являются информационными входами усилителя считывания, первый транзистор первого типа проводимости, исток которого подключен к шине нулевого потенциала устройства, затвор является первым тактовым входом усилителя считывания, а сток соединен с истоками транзисторов группы, второй, третий и четвертый транзисторы второго типа проводимости и триггер, первый выход которого соединен со стоками транзисторов группы и второго и третьего транзисторов, второй выход триггера является выходом усилителя считывания и соединен с затвором третьего транзистора, исток которого соединен со стоком четвертого транзистора, затвор которого соединен с затвором первого транзистора, а исток подключен к шине питания устройства и соединен с истоком второго транзистора, затвор которого является вторым тактовым входом усилителя считывания.1635216 а иг С/ Составитель С.Королеведак тор М. Циткина Техред И,Дцдцк Корректор М,Максимишине Зака яи при ГКНТ ССС ВНИИП Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарин 758 Тирам 34 Государстэелног 113035