Устройство для умножения

."- ,",;г -нт Союз Советских Соцналмстмцесккх Респубпкк, Кл 6 Г 7/Э 9 ДЗ) Приорите судорстеенный номитетсвето Министроо СССРпо делам иэооретенийи открытий 5.78 рвллетеиь ЭЬ 19) Заявит 4) УСТРО Я УМНОЖЕНИЯ жителя произдом цикле фор р Рдения,Цель изобретенио - повышение быстродействия за счет одновременного исправления всехЗ пар разрядов множителя и совмещения этойоперации с операцией введения множимого(множителя), а также за счет выполнения этойоперации на основном арифметико-логическомблоке.Это достигается тем, что устройство дляумножения содержит узлы исправления множи.теля по числу пар его разрядов, первый узелисправления множителя содержит элементы2 И-НЕ и НЕ, второй - два элемента ЗИ,2 ИЛИ-НЕ и НЕ, последующие - элемент 4 И,5 два элемента ЗИ, ЗИЛИ-НЕ и элемент НЕ,причем в каждом узле исправления, начинаясо второго, первые входы элементов ЗИ, 4 Иобъединены, начиная с третьего -- вторые входы элементов ЗИ еръединены, первые два входа элемента 2 И-НЕ, первого элемента ЗИ эле.мента 4 И, соответственно первого, второго ипоследующих узлов исправления соединены спрямыми выходами разрядов соответствующихпар сумматора, инверсные выходы младшихразрядов пар сумматора, нациная со в 6 рой,2 н соединены соответственно с вторыми входами Изобретение относится к вычислительной технике и может найти применение при реализации скоростных методов умножения в цифровых устройствах.Известно устройство с одновременным умножением на два н более разрядов множителя, в которых частичное произведение формируется при сдвиге множителя на соответствующее (два или более) число разрядов с одновременным их анализом и исправлением 1.Наиболее близким техническим решением К предложенному является устройство для умножения, содержащее регистр множимого, выход которого соединен с первым входом коммутатора, второй вход которого соединен с выходом регистра множителя, а выход - с первым входом накапливающего сумматора, выход которого подключен к входу регистра множителя 2.Недостатком этих устройств является наличие в них кроме основного арифметико-логического блока специальной схемы анализа и исправления разрядов множителя, которая срабатывает каждый раз прн сдвиге множителя и получении частичного произведения в накапливаюгцем сумматоре и, таким образом, ограничивает максимальную частоту работы устройства умножения. Исправление всех разрядов мноводится последовательно в кажми ования частичного п оизве.По окончании процесса записи множимого, формирования и записи исправленных разрядов множителя воздействие выходов схемы 3 коррекции на входы накапливающего сумматора 4 бО второго элемента ЗИ для второго и последующих узлов исправления, выход элемента НЕкаждого узла исправления соединен с первымвходом младшего разряда последующей парысумматора и третьим входом второго элементаЗИ последующего узла исправления, вход элемента НЕ первого узла исправления соединен свыходом элемента 2 И-НЕ и с третьим входомпервого элемента ЗИ второго узла исправления,вход элемента НЕ каждого узла исправления,начиная со второго, соединен с третьим входом элемента 4 И последующего узла исправления и выходом элемента ИЛИ-НЕ данногоузла исправления, входы которого соединеныс выходами элементов ЗИ, 4 И данного узла .исправления, в третьем и последующих узлахисправления четвертый вход элемента 4 И итретий вход второго элемента ЗИ соединенысоответственно с инверсным и прямым выходомпереноса старлего разряда предыдущей ларысумматораНа фиг. 1 приведена структурная схемаустройства и схемаего включения; иа фиг, 2 -структурно. логическая схема исправления разрядов множителя.Устройство состоит из регистра 1 множимого, коммутатора 2, блока 3 коррекции, накапливающего сумматора 4, регистра Ь множителя. 25Блок 3 коррекций состоит иэ первого 6, второго 7, третьего 8 и т.д. узлов исправления множителя. Узел 6 исправления содержит элемент2 И-НЕ 9, НЕ 10, Узел 7 исправления содержитдва элемснта ЗИ 11, 12, элемент 2 ИЛИ-НЕ 13и НЕ 14. Узел 8 исправления содержит элемент 4 И 15, два элемента ЗИ 16; 17, элементЗИЛИ-НЕ 18 и два элемента 19, 20. Накапливающий сумматор 4 содержит пары разрядов21, 22, 23, 24 и т.д.Исправленный множитель находится в накапливающем сумматоре 4, который в общемслучае представляет собой комбинационнуючасть сумматора сквозной цепью переноса игнакапливающую часть,Под управлением одной иэ микрокомандмножимое записывается в регистр 1 множимого, а неисправленный множитель поступает изрегистра хранения накапливающего сумматора 4 на вход блока 3 коррекции, которая состоит из узлов 6, 7, 8 исправления множителя(по числу пар разрядов множителя),45Блоком 3 коррекции вырабатываются сигналы исправления, которые поступают на соответствующие входы разрядов накапливающего сумматора 4, а затем суммируются с егосодержимым, т.е. неисправленными разрядамим ножителя. 50Результат суммирования, появляющийся навыходах комбинационной части сумматора инакапливающей части, сумматора, являетсяуже значением всех исправленных разрядовмножителя, который записывается в регистр бмножителя. блокируются отсутствием ранее выработанноймикрокоманды.Содержимое накапливающего сумматора обнуляется.После этого иод действием уже другой микрокоманды происходит формирование частичных произведений.При этом, с каждым сдвигом разрядов исправленного множителя множимое из регистра 1 через коммутатор 2, который представляет собой набор логических элементов И,ИЛИ и инверторов, поступает на входы накапливающего сумматора 4 в соответствующейформе в зависимости от кода пары исправленных разрядов множителя.В предлагаемом устройстве для одновременного исправления всех лар разрядов множителя в одном цикле используется известный слособ исправления лары разрядов множителя,когда код данной пары разрядов увеличивается на единицу младшего разряда, если кодпредыдущей лары множителя имел вид 11(три).Формирование единиц, назовем их сигналами исправлении и;, (где- порядковыйномер пары разрядов множителя) осуществляется в предлагаемом устройстве специальнымблоком 3 коррекции.Блок коррекции 3 содержит узлы исправления 6, 7, 8 и т.д. по числу пар разрядов множителя.Процесс суммирования соответствующихсигналов. исправления (и; ) с младшими разрядами соответствующих пар разрядов неисправленного множителя (а 2; а;,) осуществляетсяв комбинационном сумматоре со сквознойцепью переноса (йакапливающий сумматор 4),входящем в состав любого арифметико.логичес.кого устройства,Исправленные разряды множителя С ;С;,), т.е, увеличенные на единицу младшегоразряда, коды, на соответствующих выходахпар разрядов комбинационной части сумматорапоявляются только в том случае, если предыдущая исправленная пара имела код 11 (три)или код 00 (четыре),Факт появления кода 100 фиксируется автоматически появлением сигнала Р; на выходесквозного переноса в старшем разряде соответствующей пары разрядов сумматора.Факт появления исправленного кода 11 впредлагаемом устройстве фиксируется сигналом исправления .П;, вырабатываемом соответствующей схемой исправления.Исправленная дара разрядов множителяСС 2;, будет иметь код 11 только в томслучае, если код исправляемой а 2, а,парыимеет вид 10 (два) и присутствует или сигналпереноса Р, , или сигнал исправления и;возникающие при исправлении предыдущей пары разрядов множителя, или если код исправляемой а 2; а;, пары имеет код 11 (три),а сигналы переноса Р;и ислправления П;.отсутствуют при исправлении предыдущей пары разрядов множителя. Таким образом сигналисправления П, возникае- только тогда, когда исправленная пара С С имеет код 11.В таблице приведены истинности для формирования сигналов исправления П; и нсправ. ленных значений любой пары разрядов множителя С, Сг прн различных кодах неисправленных разрядов множителя а:; а и различных сочетаниях сигнала исправления П;, и переноса Р;Из таблицы истинности комбинация П 1 и Р;, = 1 исключены, так как одновременное появление сигналов П; , и Р; , невозможно.Таким образом, появление сигнала испоавления П; представлено следующим выражением:П, а 2;згП Рча,;аЛ;.,аа,;,Р,И)При исправлении первой пары разрядов мно жителя 1 = 1 сигнал исправленияГ(1 (схема исправления 6) согласно выражению (1) будетП = а 2 а СПОРО а 2 а По а 2 отак как По = Ро -- О и Йо = Ро = 1 следовательноп = а 2 а,. (2)Исправленный код первой пары разрядов множителя С,С формируется на первой паре разрядов сумматоров путем суммирования первой неисправленной пары разрядов множителя а,а, с нулевыми несуществующими значениями сигналов П, и Р,. Следовательно, при исправлении первой пары разрядов множителя исправленный код будет появляться без измейення, а сигнал переноса Р, из старшего (второго) разряда первой пары разрядов сумматора будет всегда отсутствовать (Р, =- 0). При исправлении второй пары разрядов множителя 1 = 2 сигнал исправления П 2 (схема исправления 7) согласно выражению (.1) будетП 2 = а 4 азПР 4 а 4 ао 11 Ра 4 аР 1таккакР; =ОиР -1,следовательно П 2 = а 4 азПра 4 азП+ (3)Исправленный код второй пары разрядов множителя С 4 Со формируется на второй паре разрядов сумматора путем суммирования второй неисправленной пары разрядов множителя а 4 ао с сигналом исправления Пн переноса Р = О, возникших при исправлении первой пары разрядов множителя, Исправленный код второй пары разрядов множителя будет появлиться без изменения, если 1 = О и бу;иувеличиваться на единицу младшего разряда, если П = 1.Сигнал переноса Р, при исправлении второйпары разрядов множителя может иметь как нулевое, так и единичное значение.Следовательно, при исправлении третьей пары разрядов множителя 1 .= 3 сигнал исправления Пз (узел исправления 8) согласно выражению (1) будет:10 П 3 а,а;П,Р 2 р аоа;Г 1 г а;,аР. (4)Исправленный код третьей пары разрядовмножителя С;С; формируется на третьей паре разрядов сумматора путем сложения третьей неисправленной пары разрядов множителя а.а; с сигналами исправления П, и переноса Рг, возникших при нснравленян второй пары разрядов множителяИсправление последующих пар разрядовмножителя (после третьей) и формирование сигналов исправления осуществляется также, как при исправлении третьей пары разрядов множителя. На фиг. 2 узлы исправления б, 7, 8, и т.д.реалнзовайы,согласно выражениям 2, 3 и 4.Следует отметить, что время распространения 25 сигналов исправления (П 4) в блоке 3 коррекции соизмеримо со временем распространения сигналов переноса (Р;) в сумматоре 4,Работу схемы также рассмотрим на приме.ре исправления восьмнразрядного кода множителя 00111011. Исправление разрядов производится попарно с младших разрядов, т.е, справа налево. На выходе элементов 1 О и 11 возникают сигналы исправления Пи П, соответственно по элементам 9 и 12. Сигнал исправления П з на выходе элемента 19 отсутствует, так как элемент 15 запрещен вь 1 ходами элемента 13, а элементы 16 и 17 инверсным выходом нары сумматора 23. Таким образом, исправление второй и третьей пары множителя осуществляется соответственно в 22 и 23 паре сумматора по сигналам исправления (П П 2), а исправление 4 В четвертой пары - в 24 паре сумматора по сиг.калу переноса из 23 пары сумматора, Исправ.ленный множитель имеет вид 01001111;Кроме того, достоинством предложенногоустройства является то исправление множите.4 ля, которое во время приема миожнмого при.водит к упрощению устройства управления,1)08156ее е еВходные величины Выходные величины С21 21 21- 1 п 0 00 01 О 01 01 0 10 10 10 0 10 0 0 Формула изобретения Устройство для умножения, содержащее регистр множнмого, выход которого соединен с первым входом коммутатора, второй вход которого соединен с выходом регистра множителя а выход - с первым входом накапливающего сумматора, выход которого подключен к входу регистра множителя, отличающееся тем, что с целью повышения быстродействия устройства, оно содержит узлы исправления множителя по числу пар его разрядов, первый узел исправления множителя содержит элементы 2 И-НЕ и НЕ, второй - два элемента ЗИ, 2 ИЛИ-НЕ и НЕ, последующие - элемент 4 И, два элемента ЗИ, ЗИЛ 11-НЕ и элемент НЕ, причем в каждом узле исправления, начиная со второго, первые входы элементов ЗИ, 4 И объединены, начиная с третьего - вторые входы элементов ЗИ объединены, первые два входа элемента 2 И-НЕ, первого элемента ЗИ и элемента 4 И, соответственно первого, второго н последующих узлов исправления соединены с прямыми выходами разрядов соответствующих пар сумматора, инверсные выходы младших разрядов пар сумматора, начиная со второй, соединены соответственно с вторыми входами второго элемента ЗИ для второго и последуюее ее21-е еещего узлов исправления, выход элемента НЕ каждого узла исправления соединен с первым 30 входом младшего разряда последующей пары.сумматора и третьим входом. второго элемента ЗИ последующего узла исправления, вход элемента НЕ первого узла исправления соединен с выходом элемента 2 И-НЕ и с третьим входом первого элемента ЗИ второго узла исправления, вход элемента НЕ каждого узла исправления, начиная со второго, соединен с третьим входом элемента 4 И последующего узла исправления и выходом элемента ИЛИНЕ данного узла исправления, входы которого соединены с выходами элементов ЗИ, 4 И данного узла исправления, в третьем и последующих узлах исправления четвертый вход элемента 4 И и третий вход второго элемента ЗИ соединены соответственно с инверсным и прямым выходом переноса старшего разряда предыдущей 4 э пары сумматора. Источники информации, принятые во внимание при экспертизе:Карцев М. А. Арифметика цифровых машин, Наука, Москва, 969, с. 364 - 367.2. Хатагуров А, А, и др. Основы инженерного проектирования, УЦВМ, М., Сов. радио, 1972, с. 129 - 130.608156 данко гета Сове ений и оРаугнская ужгород,а Министров (,крытийи аг 1., л. 4/;:11 роектнаи,1 ИПИ Росу п 113035,филиал П 1дарственного комо делам нваобрет Москва, Ж.35,1 П сПатеитъ, г. Редактор Н. Разум Заказ 2802/33 оставител ехред О. Л нраж 826 Р. Яворовговая ая КорректоПодпис во