Вычислительное устройство

(54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в составе векторных процессоров в цифровых Изобретение относится к вычислительной технике и может быть использовано а составе векторных процессоров в цифровых вычислительных управляющих и моделирующих комплексах, предъявляющих высокие требования к скорости вычисления.Целью изобретения является расширение функциональных возможностей, повышение производительности, сокращение оборудования.На чертеже изображена структурная схема предлагаемого вычислительного устройства.Вычислительное устройство содержит первый 1 и второй 2 умножители, первый 3 и второй 4 сумматоры, третий 5 и четвертый 6 умножители, первый 7, второй 8, третий 9 логические элементы 2 И - ИЛИ, первый 10, второй 11, третий 12 логические элементы1820378 А вычислительных управляющих и моделирующих комплексах, предьявляющих высокие требования к скорости вычисления. Цепь изобретения - расширение функциональных возможностей, повышение производительности, сокращение оборудования. В устройство введены два дополнительных умножителя, три логических элемента 2 И - ИЛИ, три логических элемента И. Устройство обрабатывающего конвейера содержит первый и второй умножители, первый и второй сумматоры, делитель, логическое устройство, шесть буфероа входных потоков, два буфера выходных потоков, четыре регистровых файла, конфигуратор, позволяющее выполнять за один проход конвейера вычисление произведений и сумм с размерностью до трех. 1 ил. И, первый 13, второй 14, третий 15, четвер. тый 16 буферы входных потоков, первый 17,ааазйвторой 18 буферы выходных потоков, причем информационные входные шины пер- ф . вой 19, второй 20, третьей 21, четвертой 22 Ьвходных переменных Х 1 - Х 4 соединены С) соответственно с информационными входа- (Д ми первого 13, второго 14, третьего 15, четвертого 16 буферов входных потоков, "р выходы последних подключены соответственно к первому и второму входам первого 1 и второго 2 умножителей, выход первого ф умножителя 1 подключен к первому входу д первого элемента И первого логического элемента 2 И - ИЛИ 7, выход которого соединен с первым входом первого сумматора .3, выходом подключенного к первому входу первого логического элемента И 10 и к информационному входу первого буфера вы 1820378ходнцх потоков 17; выход второго умножителя 2 соединен с первым входом третьего умножителя 5, с первыми входами первых элементов И второго 8 и третьего 9 логических элементов 2 И - ИЛИ, выходы которых подключены к первым входам четвертого умножителя 6 и второго сумматора 4 соответственно; второй вход третьего умножи- теля 5 соединен с выходом первого. умножителя 1; выход третьего умножителя 5 соединен с первыми входами вторых элементов И первого 7 и второго 8 логических элементов 2 И - ИЛИ, второго логического элемента И 11; выходы четвертого умножителя 6, первого логического элемента И 10 соединены соответственно с первым входом второго элемента И третьего логического элемента 2 И - ИЛИ 9, с вторым входом второго сумматора 4, выходом подключенного к первому входу третьего логического элемента И 12 и информационному входу второго буфера выходных потоков 18, вторые входы четвертого умножителя 6 и первого сумматора 3 соединены соответственно с информационными шинами входных переменных расширения произведения ХРП 23 и расширения суммы ХР 24; вторые входы первых элементов И первого 7 и третьего 9 логических элементов 2 И - ИЛИ, вторых элементов И первого 7 и третьего 9 логических элементов 2 И -ИЛИ, третьего 12 и первого 10 логических элементов И, первого элемента И второго логического элемента 2 И - ИЛИ 8 подключены соответственно к входным шинам признака выбора первого П 1 25, второго П 226, третьего ПЗ 27, четвертого П 4 28 произведения, разрешения расширения суммы ПР 29, разрешения суммирования Р 30, левой конфигурации . 31; выходы первого буферао: выходных потоков 17, второго логического элемента И 11, второго буфера выходных потоков 18, третьего. логического элемента И 12, первого умножителя 1 подключены . соответственно к выходным шинам первого результата У 1 32, выходной переменной расширения произведения слева УРП 1. 33, второго результата У 2 34, выходных переменных расширения суммы УР 35, расширения произведения справа УРПВ 36, второй инверсный вход второгоэлемента И второго логического элемента 2 И - ИЛИ 8 соединен с входной шиной признака левой конфигурации31, вход синхронизации устройства С 1 К 37 подключен к входам синхронизации первого - четвертого буферов входных потоков 13 - 16, первого, второго буферов выходных потоков 17, 18,Вычислительное устройство работает согласно следующему алгоритму: У 1 = (Х 1 фХ 2)8 П 1 + (Х ЬХ 2 фХЗ 9 И) ЗПЗ+ ХРУ,У 2 = (ХЗфМ 4) П 2 + (ХЗфХ 4 фХРП)8 ИП 4 += (Х 1 фХ 2 ХЗфХ 4) И.,УРХ , если (.=О;ХР Х=О, если .=1;10УРПЙ+, если 1.=1;ХРП =УРП.+, если 1.=0:где УРХО, УРПВ, УРП 1+ - выходные 15 переменные УР, УРПЙ, УРП, вычисленные .не в данном, а в аналогичном соседнем справа (УРПИ) или слева (УРХ, УРП 1.+ ) вычислительном устройстве.Вычислительное устройство обеспечи вает вычисление двух функций У 1, У 2, каждая. из которых представляет сумму произведений, условий вхождения которых в сумму определяется признаками П 1 - П 4, 1, принимающими значения "1" или."О".Сумма У 1 может исйользоваться как слагаемое при вычислении У 2, если признак разрешения суммирования Р программируется как "1". Благодаря этомуобеспечивается повышение размерности суммы У 2. Для рас- ЗО ширения функциональных возможностей вустройстве предусматриваются вход ХР и выход УР расширения суммы, вход ХРП и выходы УРПЕ, УРПЙ расширения произве. дения, используемые при совместной рабо-.35 те двух вычислительных устройств, одно изкоторых программируется, как левое (М), второе - как правое (.=0). Целью такого объединения двух вычислительных устройств является не только увеличение быстродействия, но и обеспечение возможности увеличения размерности вычисляемых сумм и произведений. При обьединении вычислительных устройств (ВУ) выходУР 2; левого ВУ соединяется со входом ХР правого ВУ, 45 выход УРПй правого ВУ соединяется со вхо-.дом ХРП левого ВУ, выход УРПЕ левого ВУ соединяется со входом ХРП правого ВУ. При автономном использовании вычислительного устройства входы, ХР, ХРП могут исполь" зоваться самостоятельно для задания двухдополнительныхвходныхпеременных, одна из которых(ХРХ ) является дополнительным слагаемым в сумме У 1 и через нее У 2, если Р, вторая -дополнительным сомножите лем во втором или третьем слагаемом суммы У 2, признак левой конфигурацииможет программироваться пользователем.Рассмотрим работу устройства на 1-омшаге работы конвейера, К началу 1-го шага вжителях 1, 2, 5 вычисляются соответственно 10парные произведения Х 11 Х 21, ХЗй(41 и проХЗРХ 41. На первый вход четвертого умножителя 6 через второй элемент 2 И - ИЛИ 8 вкачестве первого сомножителя при 1=0 за 20 30 35 40 входной информационной шины устройства 50 первый - четвертый буферы входных потоков 13 - 16 из запоминающего устройства через информационные входные шины 19 - 22 заносятся входные переменные 1-го шага Х 11 - Х 41, а на входных шинах признаков 25-31 устанавливаются принимающие значения "0" или "1" признаки П 1 - П 4, ПР, Р,1. В 1-ом шаге независимо от значений укаэанных признаков в первом - третьем умноизведение четырех сомножителей Х 11 Х 21 водится с выхода третьего умножителя 5 произведение Х 1 Х 21"Х 31 Х 41 или при 1=1 с выхода второго умножителя 2 произведение ХЗРХ 41, В качестве второго сомножителя в четвертом умножителе 6 используется поступающее через информационную входную шину 24 переменная ХРП. Тогда на выходе четвертого умножителя 6, в зависимости от значения признака левой конфигурации 1, заводимого через входную шину признаков 31, вычисляется произведение Х 31 Х 43 ХРП 1 при= 1 и Х 1 РХ 21+ХЗРХ 4 РХРП 1 при 1.=О.сАвтономное использование вычислительного устройства позволяет на выходе четвертого умножителя 6 вычислять произведение трех или пяти сомножителей, При совместной работе двух вычислительных устройств на выходе четвертого умножителя 6 левого устройства формируется произведение четырех сомножителей - ХЗ, Х 41 левого ВУ и Х 11, Х 21 правого ВУ, на выходе четвертого умножителя 6 правого ВУ формируется произведение восьми сомножителей - четырех входных переменных Х 11 - Х 41 левого ВУ и четырех входных переменных Х 11 - Х 41правого ВУ.Если один из признаков П 11, ПЗ 1 имеет единичное значение, произведение, вычисленное в первом или третьем умножителе 1,5, через первый логический элемент 7 поступает на первый вход первого сумматора 3 и суммируется со слагаемым ХР, поступившем на второй вход этого сумматора со 24, Вычисленное на 1-ом шаге конвейера первым сумматором значение У 11 запоминается в первом буфере выходных потоков 17. При наличии на входе 30 устройства признака разрешения суммирования Р =- 1 величина У 1 с выхода первого сумматора 3 через первый логический элемент И 10 поступает на второй вход-второго сумматора 4 для формирования второй суммы У 21. На первый вход второго сумматора 4, в зависимости от значений входных признаков П 2, П 4 через третий логический элемент 2 И - ИЛИ могут поступать произведения, вычисленные в третьем или четвертом умножителях 5, 6. Величина У 21 с выхода второго сумматора 4 поступает во второй буфер выходных потоков 18. При наличии на входной шине устройства 29 признака расширения суммы ПР = 1 значение У 21 через третий логический элемент И 12 передается на выходную шину 35 выходной переменной расширения суммы УР,Объединение вычислительных устройств по входам - выходам расширения суммы позволяет увеличить размерность суммы У 2 правого ВУ до пяти слагаемых.Выходные переменные расширения произведения слева УРП и справа УРПЯ выводятся на выходные шины устройства 33, 36 соответственно с выхода третьего умножителя 5 через второй логический элемент И 11 и с выхода первого умножителя 1. Значения вычисленных переменных У 1, У 2 с выходов первого и второго буфера выходных 5 потоков 17, 18 поступают на выходные шины 32, 31 соответственно первого и второго результата У 1, У 2.Для обеспечения конвейерности вычислений с выполнением вычислительным устройством программы 1-го шага конвейера, определяемой совокупностью признаков П 11 - П 41, ПР 1, Р 1,1, совмещается занесение иэ ЗУ данных в буферы входных потоков 13 - 16 через информационные входные шины 19 - 24 входных переменных (+1)-го шага Х 1(1+1), Х 2(+1), ХЗ(1+1), Х 4(1+1) и считывание в ЗУ данных иэ буферов выходных потоков 17, 18 через выходные шины 32, 34 первого и второго результатов предыдущего ( - 1)-го шага У.1( - 1), У 2( - 1). Для этого буферы входных и выходных потоков 13 - 18 выполняются в виде двухступенчатых регистров, синхронизация занесения в которые осуществляется по входной шине 37 импульсами синхронизации С К, следующими в темпе работы конвейера.Формирование признаков П 11 - П 41,ПР 1, Р 1 осуществляется на этапе компиляции программ в зависимости от реализуемого на 1-ом шаге работы конвейера математического выражения, Укаэанные признаки размещаются в операционном пола команд настройки ярусов, считываемых в темпе работы конвейера иэ ЗУ команд, Признак программируется пользователем жестко, как часть слова состояния вычислительного устройства,Использование предлагаемого вычислительного устройства позволит повысить производительность., расширить функцио 1820378нальные возможности, сократить затратыоборудования на коммутацию связей,Расширение функциональных возможностей обеспечивается гибкостью структуры устройства,. адаптируемого под Бструктуру реализуемых алгоритмов программированием признаков П 1 - П 4, ПР, Р,1.,Выигрыш в производительности достигается, во-первых, распараллеливанием вы числений, во-вторых, расширениемфункциональных возможностей, позволяющими в одном шаге конвейера вычислять многомерные произведения и их суммы. При этом по сравнению с прототипом сакра щавтся сложность коммутации связей. Действительно, в предлагаемом устройстве коммутация связей осуществляется тремя 6-разрядными элементами 2 И - ИЛИ и тремя и-разрядными элементами И и требует 20 расхода оборудования,.эквивалентного 12 п двухвходовых элементов И. В прототипе коммутатор имеет 12 источников и 14 приемников информациии реализация его требует расхода оборудования, 25 эквивалентного 14 х 24 х и доухвходовых логических элементов И, что в 28 раз превышает расход оборудования на коммутацию связей предлагаемого устройства.Для оценки выигрыша вскорости оы числений оценим время вычисления в предлагаемом устройстве и в прототипе математического выражения71 =- аЬ + 1,22 аЬсбе+ аЬ+ 1. 35Зая вляемое устройствоУ 1 К 1;У 2=22;Х 1 =а; Х 2=Ь;Х 3=с; Х 4=б;ХРП=-е; ХР - , 40 В процессе компиляции программы вы-числения выражений (2) компилятор задает признаки:.=0, П 1=.1,П 2=0,ПЗ=О,П 4=1,ПР= О, Р = 1.При этом в соответствии с алгоритмом 45 работы устройства (1) вычисление выражений (2) осуществляется за один такт работы устройства.Прототип:Х 1=а;Х 2=Ь,Х 3 с;Х 4=0;Хб=е;Хб=д.Первый шаг:У 11 = аЬ; У 21 = сб.Второй шаг:У 12 У 18 У 2 Ме+ У 11+ 1,Следовательно, 8 прототипе вычисление выражений (2) осуществляется за доа такта, в 2 раза медленнее, чем в заявляемомустройстве.Формул а изобретения Вычислительное устройство, содержащее первый и второй умножители, первый и второй сумматоры, первый - четвертый буферы входных потоков, первый и второй буферы выходных потоков, причем информационные входные шины первой - четвертой входных переменных подключены соответственно к информационным входам первого - четвертого буферов оходных потоков, выходы первого и второго буфероо выходных потоков соединены соответстоенно с выходными шинами первого и второго результатов, о т л и ч а ю щ е е с я тем, что, с целью расщйрения функциональных воз- . можностей, повышения производительности, сокращения оборудования, в него введены третий и четвертый умножители, три логических элемента 2 И - ИЛИ, три логических элемента И, выходы первого - четвертого буфероо входных переменных соединены соответственно с первым и вторым входами первого и второго умножителей, выход первого умножителя соединен с первым входом первого элемента И первого логического элемента 2 И - ИЛИ, выход которого соединен с первым входом первого суМматора, выходом подключенного к первому входу первого логического. элемента И и к информационному входу пероого буфера выходных потоков, выход второго умножителя соединен с первыми входами первых элементов И второго и третьего логических элементов 2 И - ИЛИ; выходы которых подключены к первым входам четвертого умно- жителя и второго сумматора соответственно, третий умножитель по второму входу соединен с выходом первого умножителя, а по выходу с первыми входами вторых элементов И первого и второго логических элементов 2 И - ИЛИ, второго логического элемента И, выходы четвертого умножителя, второго и первого логических элементов И соединены соответственно с первым входом второго элемента И третьего логического элемента 2 И-ИЛИ, с выходной шиной выходной переменной расширения произведения слева, вторым входом второго сумматора, выходом подключенного к первому входу третьего логического элемента И и к информационному входу второго буфера выходных потоков, вторые входы первых элементов И первого и третьего логических элементов 2 И-ИЛИ соединены соответственно с входными шинами признаков выбора первого произведения и признака левой/правой. Кравцова Тираж Подписноетвенного комитета по изобретениям и открыти 113035, Москва, Ж, Раушская наб., 4/5 аказ 2031 ВНИИП ям при ГКНТ С осуд Производственно-издательский комбинат "Патент", г, Ужгород. ул.Гагарина, 101 конфигурации, вторые входы вторых элементов И первого и третьего логических элементов 2 И-ИЛИ, второго элемента И соединены соответственно с входными шинами признаков выбора третьего и четвер того произведения, признака левой конфигурации, соединенного так же с вторым инверсным входом второго элемента И второго элемента 2 И-ИЛИ, вторые входы четвертого умножителя, первого сумматора, 10 первого, второго и третьего логических элементов И соединены соответственно с информационными входными шинами входных переменных расширения произведения, расширения суммы, с входными шинами признаков разрешения суммирования, разрешения расширения суммы, выходы третьего логического .элемента И и первого умножителя соединены соответственно с выходными шинами выходных переменных расширения суммы и расширения произведения справа, входная шина синхронизации устройства подключена к входам синхронизации первого - четвертого буферов входных потоков, первого и второго буферов выходных потоков,