Сумматор по модулю

ОЮЗ СОВЕТСКИХ ОЦИАЛИСТИЧЕСКИ 20377 СПУБЛИК 6 Р 7/50)5 ГОСУДАРСТВЕНОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) ИСАНИЕ ИЗОБРЕТЕНИЯ ЛЬСТВ К АВТОРСКОМУ СВИ О(56) 1, Авторское свидетельство СССРЬЬ 378845, кл. 6 06 Р 7 ЯО, 1971,2. Авторское свидетельство СССР(54) СУММАТОР ПО МОДУЛЮ(57) Сумматор по модулю относится к вычислительной технике и может быть использованпри построении однородных вычислительных систем, функционирующих в системе остаточных классов, а также в системах контроля передачи дискретной информации. Цель изо- бретения-расширениефункциональныхвозможностей за счет выполнения операции сравнения операндов в режиме. вычитания. Цель достигается введением К-триггера 6, логического блока 5, элемента НЕ 1 и образовавшимися между ними и имеющимися блоками связями, что дало возможность расширить функциональные возможности сумматора, в состав которого входили блок 3 суммирования, элемент И 2 и группа 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, 1 табл 3 ил.Изобретение относится к вычислительной технике и может быть использовано при построении однородных вычислительных систем, функционирующих в системе остаточных классов (СОК), а также в системах контроля передачи дискретной информации.Целью изобретения является расширение функциональных возможностей эа счет выполнения операции сравнения операндов в режиме вычитания.Предлагаемое устройство использует в своей работе следующее.Сумматор по модулю может выполнять следующие виды арифметических операций: сложение по произвольному модулю, вычитание по произвольному модулю, сравнение операндов с выдачей результата в виде а 3 либо а ф, причем операция сравнения производится в режиме вычитания.При сложении сумматор работает по формуламу - = (с+3+Р+1)щобР при а+фР;У= а+фщодР при а+3 Р,где Р - произвольный модуль.П ример. Пустьа=3, /3=6, Р=7,а+3 Р Представим числа в двоичном коде а = 0011, ф= 0110, Р= 01110011- а"КЩ.-10010-С.Пусть а=2, р=3, Р=7, а+ф Р.В двоичном коде а - " 0010, =0011, Р=01110010-АКД 3;В0101-СПри вычитании сумматор работает поформулам, 0110-ажИ1 -0010ЯКЦ ОО 11-уСравнение операндов а и /3 осуществляется в ходе операции вычитания,На фиг. 1 представлена функциональная схема предлагаемого сумматора. Сумматор по модулю содержит элемент НЕ 1, элемент И 2, блок 3 суммирования, группу 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, логический блок 5, 1 К-триггер 6, вход 7 кода операции, вход 8 операнда а, вход 9 операнда Р, вход 10 прямого значения модуля, вход 11 инверсного значения модуля, выход 12 устройства, выход 13 результата сравнения ар, выход 14 результата сравнения а ,8, выход 14 результата сравнения а, тактовый вход 15 устройства.Блок 3 суммирования представляет собой (и+1)-разрядный трехвходовой сумматор, где и - количество разрядов, необходимых для представления модуля, и может быть построен из двух двухвходовых сумматоров, причем выходы переносов обоих двухвходовых сумматоров сделаны инверсными. Пример реализации блока 3 суммирования представлен на фиг, 2, Он содержит двухвходовые (и+1)-разрядные сумматоры 16 и 17, вход 18 второго сигнала переноса, вход 19 первого сигнала переноса, первый вход 20 операнда а, второй вход 21 операнда Р, третий вход 22 модуля, выход 23 блока суммирования, первый инверсный выход 24 переноса, второй инверсный выход 25 переноса.Группа 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ состоит иэ и+1 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и выполняет операцию инвертирования операнда Р в случае режима вычитания, когда на вход 7 кода операции подается "1", и не изменяет значения операнда Р, когда на вход 7 кода операции подается "0" (режим сложения),Логический блок 5 представляет собой (и+1)-разрядный мультиплексор на два вхо+ 0011-а1 ИИ- Р1100КЫ= а+ф+Р, с второго суммирования на К-вход К- гера 6 остается в "единичном" тактового имходе устройстнве игн тр осто уль асф 30 У = (а +3+Р+1)вод 7 кода ого "0". да и один выход. На выход логического блока 5 кроме информации, имеющейся на входах, может быть передан логический "0", отсутствующий на его входах.Работа сумматора описывается таблицей истинности где А - сигнал кода операции; А 2 - сигнал выхода К-триггера; Р - значение на выходе логического блока.Логический блок может быть построен на элементах И-ИЛИ. Пример реализации для данного устройства приведен на фиг. 3.К-триггер 6 - известный функциональный элемент,Вход 8 операнда а подключен к первому входу блока 3 суммирования, вход 7 кода операции подключен к входу первого сигнала переноса блока 3 суммирования, к входу элемента НЕ 1, к управляющему входулогического блока 5 и первому входу 4 группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, К второму входу группы 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключен вход 9 операнда ф выход группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключен. к второму входу блока 3 суммирования. Вход 10 прямого значения модуля подключен к первому информационному входу логического блока 5, вход 11 инверсного значения модуля подключен к второму информационному входу логического блока 5, выход которого подключен к третьему входу блока 3 суммирования, выход которого является выходом 12 устройства, Первый инверсный выход переноса блока 3 суммирования подключен к -входу 1 К-триггера 6 и является выходом 13 результата сравнения аР, второй инверсный выход переноса блока суммирования.подключен к входу К К-триггера 6 и является выходом 14 результата сравнения а ф. Тактовый вход 15 устройства подключен к синхронизи рующему входуК-триггера 6, выход которого подключен к управляющему входу логического блока 5 и второму входу элемента И 2. Выход элемента НЕ 1 подключен к первому входу элемента И 2, выход которого подключен к входу второго сигнала переноса блока 3 суммирования.Предлагаемое устройство работает следующим образом.Режим суммирования. На вход операции подается сигнал логическ На первый вход блока 3 суммирования подается операнд а, на второй вход блока 3 суммирования подается операнд Р, При подаче тактового импульса на тактовый вход 15 арифметическое устройство переводится в рабочее состояние. К-триггер 6, который был начально в "нулевом" состоянии, переходит в "единичное" состояние, так как на - и К-входах первоначально были "1" с инверсных выходов сигналов переноса блока 3 суммирования. Этот сигнал "1" с выхода К- триггера 6 подается на управляющий вход логического блока 5 и второй вход элемента И 2, который пропускает сигнал "1" с выхода элемента НЕ 1 на вход второго сигнала переноса блока 3 суммирования, На третий вход блока 3 суммирования с выхода логического блока 5 подано значение Р. Таким .образом, в блоке суммирования будет выполнено выражение том случае, если а+ф рсного выхода блока 3 л логического "0" подан ера 6, а на -входе К-триг то оставляет К-триггер 6 янии по приходе второго а, Таким образом, на вы ормирован результат В случае, если а +РР, с первого и второго инверсных выходов блока 3 суммирования на - и К-входыК-триггера 6 поданы сигналы "1". По приходе тактового импульса К-триггер меняет свое состояние на противоположное, т.е, "нулевое", что запрещает прохождение Р на третий вход блока 3 суммирования и "1" на вход второго сигнала переноса блока суммирования, На выходе устройства формируется результату = - (а+ДаосР. Режим вычитания отличается от режима суммирования тем, что на вход 7 кода операции подается сигнал "1", на второй вход блока 3 суммирования подается операнд ф на третий вход блока суммирования по приходе тактового импульса подается прямое значение модуля Р.В случае, если ар, то с первого инверсного выхода сигнала переноса блока 3 суммирования сигнал логического "0" подан на -вход К-триггера 6, на К-входе останется логическая "1". По приходе второго тактово 1820377го импульса 1 К-триггер 6 переходит в "нулевое" состояние и запрещает прохождение через логический блок значения р. На выходе устройства сформулирован результату=(а+1)птоИ Р,В случае, если а ф то сигнал переноса появляется на втором инверсном выходе блока 3 суммирования. При этом 1 К-триггер остается в "едийичном" состоянии и на выходе устройства присутствует результатуы(а+фР+1)воа Р,Режим сравнения операндов производится в режиме вычитания, т.е. на входе 7 кода операции присутствует "1", На выходах 13 и 14 результат сравнения определяется присутствием логического "0" на том либо другом выходе,При, выполнении операций длительность тактовых импульсов должна быть соразмерна с длительностью переходных процессов в блоках 3, 4, 5, 6, выполнение операции осуществляется за два такта,Формул а иэо 6 рете н и я Сумматор по модулю, содержащий блок суммирования, элемент И, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых соединены с входом операции сумматоров, вход первого операнда сумматора соединен с входом первого слагаемого блока суммирования, вход второго слагаемого которого соединен с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы которых соединены с входами соответст вующих разрядов второго операндасумматора, о т л и ч а ю щ и й с я тем, что, с целью расширения функциональных возможностей за счет выполнения операции сравнения операндов в режиме вычитания, 10 сумматор содержит элемент НЕ, логическийблок иК-триггер, при этом вход кода операции сумматора соединен с первым входом переноса блока суммирования, входом элемента НЕ и первым настроечным входом 15 логического блока, второй настроечныйвход которого соединен с выходом 1 К-триггера и первым входом элемента И, выход которого соединен с вторым входом переноса блока суммирования, вход третьего сла гаемого которого соединен с выходомлогического блока, первый и второй информационные входы которого соединены соответственно с входами прямого и инверсного значения модуля сумматора, тактовый вход 25 которого соединен с тактовым входом.Ктриггера 1- и К-входы которого соединены соответственно с первым и вторым выходами переноса блока суммирования и являются выходами сравнения операндов 30 сумматора. выход элемента НЕ соединен свторым входом элемента И, выход блока суммирования соединен с выходом результата сумматора.1820377 1 1111 оставитель В. Бережнойхред М.Моргентал Корректор П, Гереш Редактор Т, Федото твенно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 10 Произ Заказ 2030 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5