Накапливающий сумматор

цифровых суммиров евой сист ния явл применен вычислит рядности разряды дый из ко ИЛИ, два модулю д элемент з ительано в входные шины первого а и второго в слагаемых, а к третьему входу первого элементаИЛИ 10 подключен выходу элемента 9 сложения по модулю два, выход первого элемента ИЛИ 10 - к единичному входутриггера 11, установочный вход которого Сподключен к шине сброса й, а выход триггера 11 подключен к первому входу первого Ыэлемента И 13 и к шине результата сложе- .ния Яе К второму входу первого элемента И (Л13 подключен выход первого элемента ИЛИ10, выход первого элемента И 13 подключен 1 чэк первому входу второго элемента ИЛИ 12,выход которого подключен к элементу 14задержки, выход подключенный к шине переноса Рс блока. ма накап схема од Первые входы третьего, четвертого, пятого, шестого, седьмого и восьмого элементов ИЛИ 2-7 соответственно подключены к шинам переноса)-го, -2)-го, -3)-го, (Г+2)- го, (1+3)-го и Я+4)-го блоков,второму входам 10 подключены ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ 1 г 1 ОТКРЫТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССРМ 920706, кл. 6 06 Е 7/49, 1980,Авторское свидетельство СССРМ 577528, кл, 6 06 Е 7149, 1976.(57) Изобретение относится к вычисной технике и может быть использо Изобретение относится к вычислительной технике и может быть использовано вцифровых устройствах для параллельногосуммирования двоичных чисел в фибоначчиевой системе счисления.Цель изобретения - расширение области применения за счет обеспечения работыв вычислительных системах переменнойразрядности.На фиг,1 приведена блок-схеливающего сумматора; на фиг.2 -ного разряда сумматора,Накапливающий сумматор содержит(фиг,1) разряды 1 (одноразрядные сумматоры). Каждый разряд (фиг,2) сумматора содержит элементы ИЛИ 2 - 7, элемент И 8,элемент сложения по модулю два 9, элементИЛИ 10, триггер 11 со счетным входом, элемент ИЛИ 12, элемент И 13, элемент задержки 14.При этом к первому ипервого элемента ИЛИ устроиствах для параллельного ания двоичных чисел в фибоначчиеме счисления. Целью иозбретеяется расширение области ия за счет обеспечения работы в льных системах переменной разНакапливающий сумматор имеет одноразрядные сумматоры), кажорых содержит восемь элементов элемента И, элемент сложения по ва, триггер со счетным входом и адержки. 5 табл., 2 ил.Вторые входы этих же элементов ИЛИ подключены к шинам запрета переносов тех же блоков.Выходы третьего, четвертого, пятого, шестого седьмого и восьмого элементов ИЛИ 2-7 подключены к первым, вторым, третьим, четвертым, пятым и шестым входам второго элемента И 8 и элемента 9 сложения по модулю два соответственно.Выход второго элемента И 8 подквючен к второму входу второго элемента ИЛИ 12,Рассмотрим работу устройства для пяти случаев.Для первого случая, когда используются все разряды, на входы запретов Ч -го разряда сумматора подаются сигналы лог.0 и лог.1 согласно табл.3.На неуказанные входы запретов Ч 2-го, 1-го и О-го разрядов сумматора ч-а Ч 1; Ч 1;В,з, 3, г Чзо; Ч о и Ч О всегда подаются сигнал лог,1.Перед началом суммирования подается сигнал й "Сброс", который устанавливает триггер 11 со счетным входом в нулевое состояние.Предположим, аг 1, в=О, РМ=О и Р 1+ г=1.Исходные операнды а и в подаются последовательно с интервалом Ь- тт, где тт - время срабатывания триггера 11. Тогда, после подачи сигнала а=1 триггер 11 устанавливается в единичное состояние по заднему фронту сигнала.На единичном выходе триггера 11 образуется лог.1 и на выходе Я возникает лог.1 - промежуточная сумма, После подачи сигнала в 1 = О состояние триггера 11 не изменится. Сигнал РИ=1 появится на входе 1-го разряда, как результат суммирования в (+ + 2)-м разряде, с задержкой хл.з, обеспечивающей завершения переходных процессов в разрядах накапливающего сумматора. Так как нз входе Ч 4 асогласно табл,1 и нз входе Р+г=1, то на выходе элемента И 4 образуется лог,1, которая попадает на четвертыв входы И 8 и элемента сложения помодулю два.Так как сигнал Рр=О, то на выходе элемента И 2 образуется сигнал лог.О, на входах Ч с, Ч ю, Ч Ф, Ч а - лог.1, поэтому на5выходах элементов И 3, И 5, И 6 и И 7 лог,1, которая попадает на вторые, третьи, пятые, шестые входы элемента И 8 и элемент 9 сложения по модулю два на первых. входах элемента И 8 и элемента 9 сложения по модулю двз, льг.О, поэтому на выходе элемента И 8 лог.О, а на выходе элемента 9 сложения по модулю два лог.1, которая через элемент ИЛИ 10 попадает на счетный вход триггера 11, Тзк как триггер 11 находится в единичном состоянии и на втором входе элемента И 13 лог,1, на выходе этогоэлемента И образуется лог,1, которая, проходя через элемент ИЛИ 12, попадает навход элемента линии задержки 14, на выхоБ де которого также возникает лог,1, задержанная на время л.э.По заднему Фронту сигнала Р 1+г триггер11 перейдет в нулевое состояние и на выходе элемента И 13 образуется лог.О, что при 10 ведет к окончанию импульса Р на выходе.После окончания образования промежуточных переносов, процесс суммирования считается завершенным.Рассмотрим второй случай, когда от 15 ключается -й разряд на входы подаютсясигналы согласно табл,2.На Ч входы на указанных в табл.2 разрядов подаются сигналы такие же, как и наЯ+2)-й разряд.20 Суммирование происходит следующимобразом.Подается операндА=АпАи, А, АрА 1 А 0при этом А - не участвует в суммированиии состояние Зе не рассматривается. Затем25 поступает операнд В = Вп,ВИВА,818 о.Если образовался перенос Ри он поступаетна (+1)-й и (ЕЗ)-й разряды, Если возник перенос Р, то он попадает не на 1-й разряд, зна (-1)-й разряд,ЗО Рассмотрим третий случай, когда отключаютсяя (+2)-й, -й и (3-2)-й разряды, СигналыЧ подаются согласно табл.З.На Ч входы остальных разрядов подаются сигналы такие же, как и на (1+4)-й разряд,35 Поступает операнд А = АпА 1+4, А 3, Аг,Ар 1, А, Ар, А-э, А-а, , А 1 Ао, затем поступает операнд В = Вп,"., 8+4, Врз, Врг, ВЬ 1, ВйВ;.1, В-г, 81-3, В 8180.Разряды ч)-й, 1-й и (1-2)-й в работе не40 участвуют и состояние Я(6.2), Яу и Я-г неучитываются в результате суммирования.Если возник сигнал РМ, то он попадаетне на Я+2)-й и (Р)-й, а на разряды (1+3)-й и(-4)-й.45 Рассмотрим четвертый случай, когдадва соседних разряда отключаются Я-й и(И)-й), Сигналы Ч подаются согласно табл.4.Нз Ч входы остальных разрядов поступают сигналы такие же; как и для (+2)-го50 разряда.На вход сумматора поступает операндА = Ап,Афг, АЬ 1, АВ АИ, А 1-г, АЗ.ЗА 1 АО.Затем поступает операндВ=ВпВи 891 В В,Вг,Вр,81 ВО.55 Состояние А; А, В и Вне учитываются и в суммировании не участвует, результат Ь и Зене учитывается, Если возникперенос Р, он попадает на (Ь)-й и на1702375 ды Таблица 1 Таблица 2 аблица 3 Рассмотрим пятый случай, когда ф+2)-й, (+1)-й (-2);й и (1-3)-й разряды. Сигналы Ч подаются согласно табл,5.На Ч входы остальных разрядов сигналы поступают такие же, как и для (1+4)-го разряда. При поступлении операндов А и В разряды А+2, А+2, АИ, А-з, Вю Ви ВЫ и В-з в работе не участвуют и их значения не рассматривается, 52, 31+1, ЯИ, Яз не учитываются. При образовании Р 1 он поступает на (1+3)-й и (1-1)-й разряды. Рр 1 поступает на .й и (-5)-й разряды.Р 1-4 поступают на (" 1)-Й и ("6)-Й, Рнз поступает на Я+4)-й и (М)-й разряФормула изобретения Накапливающий сумматор, каждый из и разрядов которого содержит элемент сложения по модулю два, триггер, элемент задержки, первый и второй элементы ИЛИ, первый и второй элементы И, при этом к первому и второму входам первого элемента ИЛИ подключены шины слагаемых данного разряда сумматора, а к третьему входу подключен выход элемента сложения по модулюдва, выход первого элемента ИЛИ подключен к счетному входу триггера, установочный вход которого подключен к шине сброса сумматора, выход триггера подключен к первому входу первого элемента И и к шине суммы данного разряда сум матора, к второму входу первого элемента Иподключен выход первого элемента ИЛИ, выход первого элемента И подключен к первому входу второго элемента ИЛИ, выход которого подключен к входу элемента за держки, выход которого подключен к шинепереноса из данного разряда сумматора, второй вход второго элемента ИЛИ подключен к выходу второго элемента И, о т л и ч аю щ и й с я тем, что, с целью расширения 15 области применения за счет обеспеченияработы в вычислительных системах переменной разрядности, в каждый разряд сум. матора введены элементы ИЛИ с третьегопо восьмой, причем первые входы третьего, 20 четвертого, пятого, шестого, седьмого ивосьмого элементов ИЛИ подключены соответственно с шинам пЕреноса из (-1)-го, ф)-го, (-3)-го, (-2)-го, Яч)-го и Я+4)-го разрядов сумматора, а вторые входы под ключены соответственно к соответствующим шинам запретов переносов сумматора, выходы элементов ИЛИ с третьего по восьмсй подключены к входам второго элемента И, элемента сложения по модулю два, ЗОзкин Корр Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Заказ 4544 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб., 4/5