Устройство для передачи данных с самотестированием

(51)5 0 06 ) 11/2 ОПИСАНИЕ ИЗОБРЕТЕ АВТОРСКОМУ СВИДЕТЕЛ ЬСТВУ ин, А,В,Куэ химовская О Ь) Од Цель иэобретени верности работы пут зов блоков памяти.На фиг.1 приведе устройства; на фиг.2 и цы, поясняющие ди повышение дост обнаружения отк а структурная схема 3 - приведены таблиамику работы цепей ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР(71) Научно-производственное объединениеавтоматизации и систем управления на железнодорожном транспорте(56) Сапожников В,В., Сапожников Вл, В.Методы синтеза надежных автоматов, ЛЭнергия, 1980.Е,Е.Гелбштейн и др, Использованиемикропроцессоров с программным управлением для обеспечения безопасности движения поездов. - Железные дороги мира,М,: 1976, М 1, с,67,Изобретение относится к импульсной технике, в частности к логическим устройствам, снабженным схемами встроенного контроля, и может применяться в ответственных устройствах Обработки информации, например в устройствах управления движением поездов, содержащих блоки памяти на регистрах и Д-триггерах,(54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ДАННЫХ С САМОТЕСТИРОВАНИЕМ(57) Изобретение относится к импульсной технике, в частности к логическим устройствам, снабженным схемами встроенного контроля, и может применяться в устройствах управления движением поездов. Цель изобретения - повышение достоверности работы путем обнаружения отказов блоков памяти. Устройство содержит блок сравнения, датчик режимов, тактовый генератор, обрабатывающий и корректирующий блоки, каждый из которых содержит мультиплексор, преобразователь кода, схему сравнения, сумматор по модулю два, блок памяти, дешифратор режима, коммутатор, счетчик а тактовых сигналов, дешифратор импульсов записи, элемент ИЛИ, три элемента И, 4 ил. контроля логического устройства; на фиг,4 - временная диаграмма.Устройство содержит обрабатывающий 1 и кррректирующий 2 блоки, обьединенные входы которых являются входом устройства. Выходы блоков 3 памяти обоих блоков 1 и 2 подключены к первым входам блока 4 сравнения, вторые входы которого подключены к выходам преобразователей 5 кода обоих блоков 1 и 2. Выходы блока 3 памяти обрабатывающего блока 1 являются выходом устройства, а выход блока сравнения 4 является контрольным выходом устройства. Устройство содержит тактовый генератор 6 и в обоих блоках 1 и 2 счетчик 7 тактовых им 3 1702376 420 25 30 40 пульсов и сумматор 8 по модулю двэ, первые входы которого подключены к выходам блока 3 памяти. Кроме того, устройство содержит датчик 9 режимов, а также в каждом иэ обрабатывающих 1 и корректирующих 2 блоков - мультиплексор 10, схему сравнения 11, дешифратор режима 12, коммутатор 13, блок 14 задержки, первый 15 и второй 16элементы И, дешифратор импульсов записи 17, элемент ИЛИ 18 и третий элемент И 19. Выход управления датчика режимов 9 в каждом иэ обрабатывающих 1 и корректирующих 2 блоков подключен к соответствующему входу управления мультиплексором 10, входу сброса счетчика 7 тактовых импульсов и первому входу управления дешифратора 12. Синхровход дешифратора 12 соединен с вторым входом второго 16 и первого 15 элементов И и выходом тактового генератора 6. Входы обрабатывающегб 1 и корректирующего 2 блоков соединены соответственно в каждом блоке с первой группой входов мультиплексора 10; вторая группа входов которого подключена к выходам счетчика 7 тактовых импульсов и входам деаифратора 17 импульсов записи. Выход дешифратора 17 импульсов записи соединен с первым входом второго элемента И 16, выход которого через первый элемент ИЛИ 18 связан с входом синхронизации блока 3 памяти, а ,второй вход элемента ИЛИ 18 каждого из ,блоков 1 и 2 подключен к выходу третьего элемента И 19, первый вход которого соединен с выходом записи в рабочем режиме датчика 9 режимов, а второй вход - с вторым выходом дешифратора 12.Выходы мультиплексора 10 в каждом из блоков 1 и 2 соединены с входами преобразователя 5 кода, выходы которого соединены с вторыми входами сумматора 8, первыми входами схемы 11 сравнения и входами блока 14 задержки. Выходы блока 14 задержки подключены к первым входам коммутатора 13, вторые входы которого подключены к выходам сумматора 8. Выходы коммутатора 13 подключены также в обоих блоках 1 и 2 к информационным входам блока 3 памяти, выходы которого соединены с вторыми входами схемы сравнения 11, выход которой соединен с вторым входом дешифратора 12, первый выход которого соединен с управляющим входом коммутатора 13. Выход переполнения счетчика 7 тактовых импульсов соединен с первым входом первого элемента И 15, выход которого соединен с счетным входом счетчика тактовых сигналов.Устройство работает следующим образом. Информация поступает одновременно на входы обрабатывающего 1 и корректирующего 2 блоков, а результат ее обработки с выхода блока 3 памяти обрабатывающего блока 1 управляет устройствами железнодорожной автоматики, например локомотивным светофором. Сигнал управления является достоверным, если отсутствует сигнал ошибки на выходе блока 4 сравнения, Как обрабатывающий 1, так и корректирующий 2 блоки работаот в двух режимах - рабочем и контрольном. Эти режимы определяют датчик 9 режимов сигналом на своем выходе управления, обеспечивающем в рабочем режиме в каждом из блоков 1 и 2 поступление входной информации через первый вход мультиплексора 10 на его выход и соответственно нэ вход преобразователя кодов 5, Одновременно осуществляется воврат в нулевое состояние счетчика тактовых импульсов 7. Преобразователь 5 кода выполняет функцию входного логического преобразователя для блока 3 памяти в структуре логичесокого устройства, реализуемого схемой обрабатывающего и корректирующего блоков, Запись входных сигналов, преобразованных преобразователем кода 5 в триггере блока 3 гамяти осуществляется по фронту сигналов с выхода записи в рабочем режиме датчика 9 режимов. Запись осуществляется в блок 3 памяти через элемент ИЛИ 18, соединенный с входом синхронизации блока 3 памяти. Информация на информационные входы блока 3 памяти поступает с выхода преобразователя 5 кода через блок 14 задержки, коммутатор 13 в случае, если в рабочем режиме схема 11 сравнения фиксирует отличие информации на выходе преобразователя 5 кода и на выходе блока 3 памяти, В этом случае дешифратор 12 обеспечивает подключение к выходу коммутатора 13 его входа, связанного с выходом блока 14 задержки, Если в рабочем режиме не фиксируется отличие информации, звписанной в блок 3 памяти и вновь поступившей, то сигналом с второго выхода дешифратора 12 снимается единичный сигнал с входа третьего элемента И 19, что соответственно приводит к запрету появления на его выходе сигнала записи отдатчика 9 режимов, соединенного с вторым входом третьего элемента И 19. Тем самым обеспечивается режим хранения информации в ра-. бочем режиме.В контрольном режиме начинает работать счетчик тактовых импульсов 7, цикл работы которого завершается по сигналу переполнения на его выходе, обеспечивающем прекращение поступления тактовых1702376сигналов от тактового генератора 6 через В контрольном режиме к формируемымвторой элемент И 16 на счетный вход счет- сигналам предъявляются требования, как кчика тактовых импульсов 7, В контрольном контрольному тесту согласно табл.1 описарежиме на выходе мультиплексора 10 при ния, Контрольные сигналы получаются изсутствуют сигналы с его второго входа, свя- общего набора рабочих воздействий путемэанного с разрядами выходов счетчика 7 формирования записи в память только натактовых импульсов. При этом обеспечива- комбинациях с выхода преобразователя 5,ется перебор всего набора входных сигна- содержащих одну единицу в кодовом наболов для преобразователя 5 кода и 10 ре, Их совокупность при полном переборесоответственно его тестирование с по- комбинаций, содержащихся в преобразовамощью блока 4 сравнения. На вторыевхо- теле кода 5 обеспечивает требуемый наборды сумматора 8 поступают с, выхода тестовых сигналов. Таким образом,дешифпреобразователя 5 кода в контрольном ре- ратор 17 импульсов записи подает сигналжиме тестовые сигналы, приведенные для 15 записи в память только на тех кодах из обчетырех разрядов блока 3 памяти в табл.1. щего числа на выходе преобра 5о разователята л. приведены состояния блока памя- кода, которые могут быть использованы вти в моменты прохождения тактов в конт- качествеконтрольныхтестоввконтрольномрольном режиме. После завершения цикла режиме(см. временную диаграмму фиг.4).контроля информация на выходе блока 3 20 Из рассмотрения табл,5 для известнои амяти восстанавливается. Поскольку для схемы и табл.4 для предлагаемого устройстдля известноитестирования блока 3 памяти используются ва это очевидно так ка, так как в предлагаемомне все кодовые комбинации с выхода счет- устройстве среди промежуточных тестовыхчика тактовых импульсов 7, то выбор этих состояний блока памяти первой и второйкомбинаций осуществляет дешифратор 17 25 групп разрядов есть инверсные рабочемуимпульсов записи, а их синхронизацию с состоянию. Кроме того, тесттестирования втактовыми импульсами второй элементо И предлагаемом устройстве короче, чем в из 16, выход которого через элемент ИЛИ 18 вестном.связан с входом синхронизации блока 3 па- Управление исполнительными стт льными устрой 30 ствами с периодической сменой рабочего иДля сумматора 8, соединенного первым контрольного режима для систем железнов блоквходом с выходом соответствующего разря- дорожной автоматики осуществляе сд ка 3 памяти, вторым входом с выхо- вестным стандартным способом - черездом преобразователя 5 кода, а выходом - с исполнительный элемент, имеющий замединформационным входом разряда блока 3 35 ление на срабатывание и отпускание(элекпамяти обеспечивается выполнение в кон- тромагнитное ре ). Б ре реле). предлагаемомтольном режиме полного проверяющего те- устройстве длительность рабочих сигналовста00,01,10 11т.,т.е, самоконтроль больше длительности контрольных, причемвсех типов отказов. последние выбираются из условия, чтобыДля более сложной структуры тестовых 40 сработавшее в рабочем режимесигналов и ииме реле не отв, приведеннои в табл.З, тестирова- пало в контрольном режиме и не сработалоние предлагаемого устройства по табл.4 ложноотконтрольногосигнала,еслидотогообеспечивается более достоверно, чем для в рабочем режимережиме отсутствовал сигнализвестного, взятого в качестве прототипа включения реле.(см. табл.5), так как контролируется расши Контроль отказов самого реле не требуренный класс неисправностей логических ется, так как они включаются по специальэлементов, а не только константа "0" и "1" ной технологитехнологии с контактами уголь -как для известного. серебро и якорем отпадающим под действиПреобразователь 5 кода формирует ра- ем гравитации.бочие воздействия в рабочем режиме, исход Структура предлагаемого устройстваиз всех потенциально возможных комбина обеспечиваетчивает полноту контроля отказовций сигналов на его выходах, например: схемы за счет введения тес о0000т вых режимов иприменения корректирующего блока 2,0001 контр. сигнал ду лирующего обрабатывающий блок 1. Добли устоинством схемы является ее простота и0010 контр. сигнал0011 бо ие сигналы 55 возможность реализации на серийно вып -Раб ч0100 контр. сигнал скаемых элементах высокой и средней сте- выпу 0101 пени интеграции (533 КП 11, 533 ИПЗ,556 РТ 5, 533 ИР 16). Такая структура обеспечивает выполнение требования по контро 1 00 контр. сигнал лю дефектов в наиболее ответственныхустройствах железнодорожной автоматики, обеспечивающих защиту от аварий, Повышение достоверности контроля отказов блока памяти в заявленном устройстве обеспечивается за счет значительного сокращения времени, в течение которого элемент блока памяти находится в статическом состоянии и вследствие этого снижение вероятности кратных отказов и сбоев. Если , обозначить интенсивность одиночных отка, зов и сбоев элементов памяти А, среднее время между сменой входных сигналов Т, а время одного такта тактового генератора т, то вероятность необнаружения отказов блока памяти в заявленном устройстве по сравнению с известным устройством снижается вА Т ТИ= - = - раз22 2Принципиальные схемы и таблицы про жига для устройства локомотивной сигнализации подтверждают реализуемость и эффективность структуры устройства,Формула изобретения Устройство для передачи данных с самотестированием, содержащее два канала и блок сравнения, причем каждый канал содержит блок памяти, группы выходов блоков памяти обоих каналов соединены с первой и второй группами входов блока сравнения, выход которой является сигнальным выходом контроля устройства, выход первого блока памяти является информационным выходом устройства, о т ли ч а ю щ ее с я тем, что, с целью повышения достоверности работы путем обнаружения отказов блоков памяти, устройство содержит тактовый генератор и датчик режимов, з каждый канал содержит мультиплексор, три элемента И, счетчик тактовых импульсов, дешифратор импульсов записи, элемент ИЛИ, коммутатор, схему сравнения, блко задержки, сумматор по модулю два, дешифратор режима, преобразователь кода, причем в каждом канале группа информационных входов канала соединена с первой группой информационных входов мультиплексора, группа выходов которого соединена через преобразователь кода с первой группой входов схемы сравнения и 5 сумматора по модулю два и блока задержки,группа выходов которого соединена с первой группой информационных входов коммутатора, группа выходов которого соединена с группой информационных вхо О дов блока памяти, группа выходов которогосоединена с вторыми группами входов схемы сравнения и сумматора по модулю два, группа выходов которого соединена с второй группой информационных входов ком мутатора, первый выход датчика режимовсоединен с первым информационным входом дешифратора режима, с входом управления мультиплексора и с входом сброса счетчика тактовых импульсов обоих кана О лов, выход переполнения счетчика тактовыхимпульсов каждого канала соединен с первым входом первого элемента И, выход которого соединен с счетным входом счетчика тактовых импульсов, группа разрядных вы ходов которого соединена с второй группойинформационных входов мультиплексора и с группой информационных входов дешифратора импульсов записи, выход которого соединен с первым входом второго элемен та И, выход которого соединен с первымвходом элемента ИЛ И, выход которого соединен с синхровходом блока памяти, второй выход датчика режима соединен с первыми входами третьих элементов И обоих кана лов, выход третьего элемента И в каждомканале соединен с вторым входом элемента ИЛИ, выход тактового генератора соединен с вторыми входами первого и второго элементов И и синхровходом дешифратора ре жима, второй информационный входкоторого соединен с выходом "Равно" схемы сравнения, первый и второй выходы дешифратора режима соединены соответственно с управляющим входом 45 коммутатора и с вторым входом третьегоэлемента И,1702376 Рабочий озим Квнщрпяьныц СЧВПЗЧ,Осаул Корре дактор Е.Зубиетов Тираж Подписноеарственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб 4/5 изводственно-издательский комбинат "Патент", г; Ужгород, ул. Гагарина, 10 Веделя,имп, заа.17 Заказ 4544 ВНИИПИ Го Составитель В.ШияновТехред М.Моргентал