Система адресации

(57) Изобретение относится ктельной технике и может быт вычислииспаль ФГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ Х АВТОРСХОМУ С(56) Канцеров В,А 11 ершЧМК-магистраль нового поМикропроцессорные средст1987, Р 5, с. 47.Патент США М 4253087,кл, Н 04 Я 9/00, опублик 2зовано в магистрально-модульных системах, преимущественно в многопроцессорных вычислительных системах с общей шиной и прямой адресацией между модулями, Цель изобретения - расширение функциональных воэможностей системы за счет обеспечения общей и индивидуальной адресации с защитой данных от несанкционированного доступа. Система адресации состоит из модулей 1 адресации, кажцый из которых содержит первый компаратор 11, элемент И 12, элемент ШП 1 13, блок 14 памяти выдаваемых прав доступа, блок 15 памяти внутренних прав доступа, второй компаратар 16 и блок 17 памяти признаков общего чтения, 2 ил.Изобретение относится к вычислительной технике и может быть использовано в магистрально-модульных системах, преимущественно в многопроцессорных вычислительных системах с общей шиной и прямой адресацией междумодулями,Цель изобретения - расширение функциональных возможностей системы засчет обеспечения общей и индивидуальНой адресации с защитой данных от несанкционированного доступа.На фиг. 1 представлена схема система адресации; на фиг2 - схема мо-,дуля адресации,Система адресации содержит модули 1 адресации, вход 2 единичного потенциала системы, вход 3 нулевого погенциала системы, входы 4 номера модуля, адресные входы 5 первой группымодуля, адресные входы 6 второй группы модуля, входы-выходы 7 прав доступа модуля, управляьмре входы 8 модуля, информационные входы-выходы 9данных модуля, выходы 10 признака общего чтения модуля, Каждый модуль 1содержит первый компаратор 11, элемент И 12, элемента 1 ИИ 3, блок 14памяти выдаваемых прав доступа, блок15 памяти внутренних прав доступа,второй компаратор 16 и блок 17 памятй признаков общего чтения.Система адресации работает следующим образом,Управляющий модуль (процессор) устанавливает,на адресные входы 5 и 6полный адрес модуля и его требуемойчасти. Идентификация обращения осуще-:ствляется по результатам сравнениястаршей части адреса и номера модуля,поступившего на входы 4, Сравнениепроизводится компараторам 1 1 и эле.ментом И 12, компаратор выделяет индивидуальное обращение модулю, элемент И 12 - общее обращение ко всеммодулям и в том числе к данному модулю, Для общего обращения зарезервировано адресное пространство модуля споследним номером (этом номер представляется в двоичном виде логическими единицами на всех адресных входах 5). Выходы компаратора 11 и элемента И 12 объединяются элементомИЛИ 13, активный уровень на выходе55которого сигнализирует о том, чтообращение идет именно к данному модулю, Идентификация части внутри модуля выполняется при условии выборки модуля и при успешном результате сравнения младшей части адреса, поступающего на входы и, и внутреннего адреса данной части модуля. Таким образом, идентификация части модуля выполняется на двух уровнях: высшийуровень - идентификация модуля вкрейте, низший уровень - идентификация части модуля в выбранном модуле.Вместе с установкой адреса на входах5 и 6 процессор выставляет свои правадоступа к модулю на входы 7. Кодыправ доступа хранятся в блоке 14 ивыбираются по адресу обращения. Далее происходит сравнение предоставленных прав с внутренними правами доступа, и при успешном исходе сравнения разрешается выполнение операции.Внутренние права доступа хранятся вблоке 15 и выбираются из него в соответствии с адресом части модуля, передаваемой процессором на входы 6,сравнение прав доступа выполняетсякомпаратором 16При операциях типа"Общая запись" процессор выставляетданные на информационные входы-выходы 9, которые принимаются всеми выбранными по полному адресч мо-.члчмикрейта, Нри операциях типа "Общеечтение информационные входы"выходы 9 представляются всем адресуемьюмодулям, причем каждому модулю выде "ляется только один информационныйвход-выход 9, номер которого равенномеру модуля. Общее чтение выполняется из блоков 17, имеющих организацию матрицы памяти в виде набора однобитовых слов,Деление адресных входов устройства на две группы выполняется исходяиз числа модулей в крейте. Число адресных входов первой группы равноокругленному в большую сторону логарифму по основанию два от числа модулей. При этом полное адресное пространство крейта разбивается на одинаковые локальные пространства (адресные пространства модулей), размеркаждого нз которых равен адресномупространству крейта, деленному на двав степени числа адресных входов первой группы, Например, при 32-разрядном адресе и 32 модулях в крейте полное адресное пространство составляет4 гигабайта, а локальное адресное пространство каждого модуля - 128 мегабайт. Деление полного пространстваадресов на локальные пространства5 15663позволяет упростить схемы дешифрацииадресов и использовать в одном крейтенесколько идентичных модулей,Общая запись в несколько или во5все модули выполняется обычным образом, т,е. на соответстующих магистралях общей шины системы выставляются адрес и данные, которые принимаются всеми модулями, в зависимости отпротокола обмена (синхронный или асинхронный) цикл шины завершается либочерез определенное время (при синхронном протоколе), либо после ответамодуля с самым большим временем реакции (при асинхронном протоколе)Асинхронный протокол с ожиданием реализуется за счет того, что после установки адреса, данных и сигнала началацикла каждый из модулей устанавливает 20на соответствующей магистрали ответаобщей шины потенциал логического нуля, а после приема данных - потенциал логической единицы. Таким образом,потенциал логического нуля, сигнализирующий о том, что данные еще неприняты, держится до тех пор, покасамый медленный модуль не установитлогической единицы.Общее чтение выполняется аналогично общей записи с той разницей, чтокаждый модуль выставляет один битинформации на информационный вход-выход, номер которой равен номеру модуля. Необходимость операции общегочтения диктуется особенностями по 35строения многопроцессорных систем,в котором важна синхронность передачи и приема информации от многих процессоров, Операция общего типа чтения является неделимой и поэтому может быть использована для синхронизации межпроцессорных обменов, таккак битовые (флаговые) данные от процессоров передаются за один цикл 45шины,Самораспределение адреса в системеосуществляется за счет того, чтоадаптируется модуль к месту своеговключения путем сравнения адреса, 50поступающего на входы 5, и индивидуального номера. Самораснределениеданных осуществляется за счет того,что при операциях общего чтения битовые данные от модуля выставляютсяна тот вход-выход 9, номер которогоравен номеру модуля, Самораспределение защиты осуществляется за счетФунц ниты ВЖдЫИ о 56 6дуль берет на себя путем сравнения прав на входах-выходах 7 с внутренни ми правами доступа.Предварительно процессор (под управлением системной программы, работающей в привилегированном режиме) должен записать в блок 1 Б группу кодов доступа к данным, с которыми он будет работать, При обращении по некоторому адресу процессор инициирует операцию чтения или записи и разрешает блоку 14 выдать код доступа на шину. Постоянные коды доступа предусматриваются для системных устройств, переменные - для памяти общего назначения и пользовательских уст-ройств, 11 редвярительно процессор (под управлением системной программы, ра-. ботающей в привилегированном режиме) должен записать в блок 15 коды доступа. В случае использования общей памяти несколькими процессорами возникает необходимость их синхронизации и только после проведения этапа синхронизации один из процессоров выполняет запись. Запись в блоки 14 и 15 также может быть защищена пранямп доступа, эти права реализуются в виде кода, известного системным программам, Так как блоки 14 и 15 недоступны по чтению, то для них прав доступа по чтению не требуется. 1(оды доступа могут быть использованы для защиты не только элементарных данных, но и блоков данных. В качестве элементарных объектов защиты могут выступать регистры процесссря или регистры устройствввода-вывода, в качестве блочных объектов защиты может выступать оперативная память, Б случае блочной защиты целесообразно делить память на достаточно крупные сегменты и защищать сразу весь сегмент. Обычно сегменты выбираются кратными двум в некоторой степени, поэтому адресные входы блока 15 при блочной защите памяти соединяются только со старшими адресами. 1 ри раздельной защите по записи и чтению нужно фактически двя одинаковых блока памяти, подключенных параллельно, при операциях записи выбирается блок памяти прав доступа по записи, при операциях чтения - блок памяти прав доступа по чтению, При раздельных правах дост " па блоки 14 и 15 можно выполнять сдвоенными. Информация, содержащаяся в блоке 17, отражает логические сос 1566356Фтояния модулей и программ. Блок памяти 17 также может содержать статическую информацию о типе и составе модуля, что позволяет системным программам адаптироваться к данной аппаратуре. Выборка из блока 17 выполняетсяпри наличии выборки модуля (сигнална выходе элемента ШП 1 13), совпадениИ прав доступа (сигнал на выходекомпаратора 16) и при адресе на входах 6, соответствуюцих адресам блока 17. Формула изобретенияСистема адресации, содержащая Ы модулей адресации, где М - число обслуживаемых системой абонентов, причем адресные входы первой группы всех модулей адресации соединены между со бой через первую адресную магистраль общей шины, адресные входы второй группы всех модулей адресации соеди-. нены между собой через вторую адресную магистраль общей шины, управляю щие входы всех модулей адресации соединены между собой через магистраль управления общей шины, инйормационные входы-выходы всех модулей адресации соединены между собой через маги страль данных общей шины, о т л ич а ю щ а я с я тем, что, с целью расширения Функциональных возможностей системыза счет общей и индивидуальной адресации с защитой данных от несанкционированного доступа, входы-выходы прав доступа всех модулей адресации соединены между собой через магистраль прав доступа, выход признака общего чтения а-го модуля адреса О ции, где а=1И, подключен к а-й лйнии магистрали данных общей шины, Ври этом каждый модуль адресации со ДФржит первый и второй компараторы, блок памяти выдаваемых прав доступа, 45 блок памяти внутренних прав доступа, блок памяти признаков общего чтения, элемент И и элемент ИЛИ, причем входы номера модуля подключены соответственно к входам первой группы первого компаратора, выход которого подключен к первому входу элемента ИЛИ,выход которого подключен к первомувходу синхронизации блока памяти признаков общего чтения и к выходт признака обращения к обслуживаемому абоненту модуля адресации, адресные входы первой группы которого подключенык входам второй группы первого компаратора, к адресным входам первойгруппы блока памяти выдаваемых правдоступа и к входам элемента И, выходкоторого подключен к второму входуэлемента ИЛИ, адресные входы второйгруппы модуля адресации подключенык адресным входам второй группы блока памяти выдаваемых прав доступа,к адресным входам блока памяти внутренних прав доступа и к адресным входам блока памяти признаков общегочтения, выход которого подключен квыходу признака общего чтения модуляадресации, входы управления которогоподключены соответственно к входамзаписи и чтения блока памяти выдаваемых прав доступа, блока памяти внутренних прав доступа и блока памятипризнаков общего чтения, информационные входы-выходы модуля адресацииподключены к инАормационным входамблока памяти выдаваемых прав доступа,блок памяти внутренних прав доступаи блока памяти признаков общего чтения, входы-выходы прав доступа модуля адресации объединены с выходамиблока памяти выдаваемых прав доступаи подключены к входам первой группывторого компаратора, выход которогоподключен к второму входу синхронизации блока памяти признаков общего чтения и к выходу признака разрешениядоступа модуля адресации, выходы блока памяти внутренних прав доступаподключены соответственно к входамвторой группы второго компаратора.1566356 6 г.1 ректор С.Шевкун ор О.Юрков аказ 1222 Тираж 560 Подпи НИИПИ Государственного комитета по изобретениям 113035, Москва, Б, Раушская низдательский комбинат "Патент Производстве Состав ая Техред.Олийнык К ое открытиям при ГКНТ ССС, д, 4/5 Ужгород, ул. Гагарина, 101