Счетчик адресации для прямого доступа к памяти

06 Р 13/2 03 К 23 ЗОБРЕТЕНИЯ АВТОРСК ЛЬСТ СВ ностей счетчика адреса обеспечения побайтовой формации в память и ра ресного пространства и прямого доступа к памя содержит шесть триггер гистральных передатчик И, И 31 И и НЕ; Счетчик п для использования в ус имеющих прямой доступ согласования с каналом гистральные передатчик состояния на выходе. С ляет производить байто(21) 4118197 (22) 10.09.8 (46) 1504,8 (72) П.Я.Ком В.М.Матвеев, и М.Б.Цекин (53) 681.325 счет ередачи инирения ади 88.8 ПРЯМ ычисности длярямом досетения -етчик позво ую передачу возмож СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ Бюл. У 14ченко, В,С.Лопат(54) СЧЕТЧИК АДРЕСАЦИИ ДЛЯДОСТУПА К ПАМЯТИ(57) Изобретение относитслительной технике, в частпередачи информации при итупе к памяти. Цель изобррасширение йункциональных нформации. 1 ил. ри адресаци ти, Счетчик ов, шесть ма ов, элементы редназначен тройствах,памяти. Дл микроЭВМ ма и имеют триИзобретение относится к вычислительной технике и может быть применено для блочной передачи информации при прямом доступе к памяти.Цель изобретения - расширение5функциональных возможностей за счетобеспечения побайтовой передачи информации в память и расширения адресного пространства при прямом доступе к памяти.На чертеже изображена структурнаясхема счетчика адресации для прямогодоступа к памяти.Счетчик содержит шесть триггеров1-6, шесть элементов 7-12 НЕ, двадцать два элемента 13-34 И, формирователь 35 импульсов выполненныйна элементе И, пятнадцать элементов36-50 НЕ и шесть магистральных передатчиков 51-56.Высокий уровень сигнала на входеразрешения прямого доступа устанавливает выходы магистральных передатчиков 51-56 в высокоимпедансное состояние. При низком уровне сигналана входе разрешения прямого доступаразрешается прохождение адреса дляпрямого доступа с выходов триггеров1-6 через магистральные передатчики51-56.Информация, содержащаяся в разряде АДОО, указывает на выполнениеоперации с младшим байтом при низкомлогическом уровне сигнала АДОО илистаршим байтом при высоком логическом уровне сигнала на линии АДОО,Таким образом, информация, содержащаяся в этом разряде, должна бытьпередана без изменения в течениевсего цикла блочной передачи,Для организации блочной передачипо 16-ти адресам необходимо четыреразряда счетчика адресации,Разряд АД 05 также передается безФ 45изменения в течение половины циклаадресации для прямого доступа к памяти и служит для расширения адресного пространства.Количество адресуемых ячеек памятиопределяется количеством импульсов,50поступающих на вход синхронизациии максимально может составлять 16адресов.Начальный адрес каждой передачиинформации при прямом доступе к памяти определяется информацией, содержащейся на шинах АД(05-00), защелкиваемой установкой из низкого логического уровня в высокий логический уровень сигналов на входах синхронизации и разрешения счета.Для организации блочного режима передачи прямого доступа к памяти необходимо наращивание адресов от исходного блоками дважды по 16, Блочный режим передачи информации существенно экономит время, необходимое для обновления содержимого памяти, так как для обращения к 32-м последовательным ячейкам памяти необходимо вырабатывать исходный адрес только один раз.Для осуществления действия по наращиванию адресов применяется предлагаемый счетчик адресации для прямого доступа памяти, Информация на шине АД 05 при низком логическом уровне обеспечивает адресацию к первым 16-ти адресам, при высоком логическом уровне - к последующим 16-ти адресам.Формула изобретенияСчетчик адресации для прямого доступа к памяти, содержащий четыре триггера,шесть элементов НЕ, двенадцать элементов И, инверсные выходы с первого по четвертый триггеров соединены с входами с первого по четвертый элементов НЕ соответственно, выход первого элемента НЕ соединен с первым входом первого элемента И, выход второго элемента НЕ сое-: динен с первыми входами с второго по пятый элементов И, выход третьего элемента НЕ соединен с первыми входами с шестого по Восьмой элементов И и вторым входом третьего элемента И, выход четвертого элемента НЕ соединен с первыми входами девятого и десятого элементов И и вторыми входами четвертого и седьмого элементов И, инверсный выход четвертого триггера соединен с первыми входами одиннадцатого и двенадцатого элемен-. тов И, о т л и ч а ю щ и й с я тем, что, с целью расширения функциональных возможностей за счет обеспечения побайтовой передачи информации в память и расширения адресного пространства при прямом доступе к памяти, в него введены два триггера, шесть магистральных передатчиков, формирователь импульса, шесть элементов ИЛИ, десять элементов И, одиннадцать элементов НЕ, вход синхронизации счетчика через формировательимпульсоа соединен с входами синхронизации с первого по шестой триггеров, прямые выходы которых соединеныс информационными входами с первогопо шестой магистральных передатчиковсоответственно, выходы которых являются выходами счетчика, вход разрешения прямого доступа счетчика черезпятый элемент НЕ соединен с входамиуправлением передачей с первого пашестой магистральных передатчиков,инверсный выход пятого триггера соединен с вторым-входом двенадцатогоэлемента И, инверсный выход шестого,триггера через шестой элемент НЕ соединен с первым входом тринадцатогоэлемента И, инверсный выход пятоготриггера через седьмой элемент НЕсоединен с первым входом четырнадцатого элемента И и вторыми входамипятого, восьмого и десятого элементов И, инверсный выход второго триггера соединен с первыми входами пятнадцатого и шестнадцатого элементовИ, вторым входом одиннадцатого элемента И, и третьим входом двенадцатого элемента И инверсный выходтретьего триггера соединен с вторымвходом шестнадцатого элемента И,третьим входом одиннадцатого элемента И и четвертым входом двенадцатогоэлемента И, выходы с восьмого потринадцатый элементов НЕ являютсяинформационными входами счетчика,35выходы с восьмого по тринадцатыйэлементов НЕ соединены с первымивходами с семнадцатого по двадцатьвторой элементов И соответственно,выходы с первого по шестой элементовИЛИ,соединены с информационными входами с первого по шестой триггеровсоответственно, выходы первого .исемнадцатого элементов И соединеныс первым и вторым входами первогоэлемента ВИ соответственно, выходывторого, пятнадцатого и восемнадцатого элементов И соединены с первогопо третий входами второго элементаЮ 1 И соответственно, выходы третьего,шестого, шестнадцатого и девятнадцатого элементов И соединены с первогопо четвертый входами третьего элемента 1 ц 1 И соответственно, выходы четвертого, седьмого, девятого, одиннадца,того и двадцатого элементов И соединены с первого по пятый входами четвертого элемента ИЛИ соответственно,выходы пятого, восьмого, десятого,двенадцатого, четырнадцатого и двадцать первого элементов И соединеныс первого по шестой входами пятогоэлемента ИЛИ соответственно, выходытринадцатого и двадцать второго элементов И соединены с первым и вторымвходами шестого элемента ИЛИ, входразрешения счета счетчика через четырнадцатый элемент НЕ соединен свходом пятнадцатого элемента НЕ,вторыми входами второго, шестого,девятого, четырнадцатого элементовИ и вторыми входами с семнадцатогопо двадцать второй элементов И, выход пятнадцатого элемента НЕ соединен с вторыми входами первого,тринадцатого и пятнадцатого элементов И, третьими входами с второгопо десятый элементов И, третьимивходами четырнадцатого и шестнадцатого элементов И, четвертым входом одиннадцатого элемента И и пятымвходом двенадцатого элемента И.1388879 ставитель В,Бороди ехред А.Кравчук едактор Е,Копча ректор В. Бутяг аказ 1581/5 я наб., д нодственно-полиграфическое предприятие, г. Ужгород, ул. Проек О Тираж 704ВНИИПЙ Государственного кпо делам изобретений и035) Москва, Ж).Раушск Подписноемитета СССРткрытий