Устройство управления для доменной памяти

(21 сится к вычи может быть и ение о(22 (46 ехнике ю ри постр оминающ итных енин маг устройс пользова доменных за Целью изобр ние энергоп С.Б. В.И. (53) (56) Л" 51А р 10 еньше- подтекущи етс тения явл требления ько необх за сче одимых Устрой ключения то омент блок во по амят х конк ять, в ка физически ный и кон ы, и подклред ит оляет о локах п ожен рас ресасточссив, начал ючать м бло кот ор ог о заданик питания т2 ил ОМЕН а адпол броса ГОСУДАРСТНЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ П.1 НТ СССР 4309 796 /24-2403. 08.8707 08 89 Бюл К 29Л.И. Савельев, О.В. Росницкий,Торотенков, В.Н. Ковалев,Косов и А.Д. Жучков681.325(088.8)Авторское свидетельство СССР761, кл. С 11 С 19/00, 1976.вторское свидетельство СССР53161, кл. С 11 С 11/14, 1983. 4) УСТРОЙСТВО УПРАВЛЕНИЯЙ ПАМЯТИ Изобретение относится к вычислительной технике и может быть использовано при построении доменных магнитных запоминающих устройств.Цель изобретения - уменьшение энергопотребления за счет подключения только необходимых в текущий момент блоков памяти.На фиг, 1 приведена функциональна схема устройства; на фиг2 - алгоритм функционирования устройства.Устройство (фиг. 1) содержит гене ратор 1, группу 2 управляющих входов первый элемент И 3, первый триггер 4 второй элемент И 5, первый элемент 6 сравнения, третий элемент ИЛИ 7, группу 8 блоков памяти, группу 9 эле ментов И, четвертый элемент ИЛИ 10, первый 11 и второй 12 элементы ИЛИ, первый 13 и второй 14 регистры числа третий триггер 15, вспомогательный регистр 16 адреса, первый счетчик 17, сумматор 18, второй элемент 19 сравнения, регистры начального 20 и конечного 21 адресов, группу 22ресных входов устройства, блок 23упостоянной памяти, второй триггер 24, дешифратор 25, группу 26 элементов ИЛИ, гбуппу 27 триггеров, второй счетчик 28, четвертый триггер 29, третий 30, четвертый 31 и пятый 32 элементы И, группу 33 ключей, шестой элемент И 34, вход 35 числа устройства, входы синхроимпульса 36, считывания 37, сброса 38, управляющий 39, следующего адреса 40, начала такта 41, записи 42, признака работы с массивом 43, признака поадресной работы 44, первый тактовый 45, запуска 46, второй тактовЪй 47, обращения 48, конечного адреса 49, начального адреса 50, адресный 51.Устройство работает следующим образом.Перед началом работы с входа 38тройства подается сигнал3 1499407 "Сброс" на входы элемента ИЛИ 10 и далее на входы группы 26 элементов ИЛИ, триггеров 27, счетчика 28 и на первые входы регистра 20 начального адреса и регистра 21 конечного адреса, а также па входы элемента ИЛИ 11, устанавливающего триггер 4 в исходное состояние, на вход элемента ИЛИ 12, на входы первого регистра 10 13 числа и второго регистра 14 числа, и ца вход триггера 15, за счет которых устройство устанавливается в исходное состояние. Затем с входов 43 или 44 признака работы устройства 15 на триггер 24 поступает сигнал, определяющий работу доменной памяти с массивами инФормации или поадресной записи, или считывания информации,Если запись или считывание пнформацпи поадреспое, то на регистрах начального лдреса 20 и конечного адреса 21 будет одинаковый код адреса. Следовательно, на выходе дешифратора 25 пе будет управляющего потенциала, а управляющий потенциал с выхода элемента 19 сравнения не проходит через элемент И 30 (этот сигнал при работе с массивами по окончании работы отклочает питание с блоков памяти). В этом режиме работы тактовый импульс с группы 2 входов проходит через элемент И 31 и далее через группу 26 элементов.ИЛИ поступает на входы группы 27 тригге ров, за счет которых ключи 33 включают питание на все блоки 8 памяти. При этом первый блок памяти включается за счет прохождения управляющего потенциала на триггер 15 через эле мент И 32В случае, если необходима выборка или запись массивами, то в исходном состоянии группа 27 триггеров находится в нулевом, а триггер 15 устанавливается в единичное состояние управляющим потенциалом с входа 46 запуска устройства. За счет этого первый ключ группы 33 ключей подключает питание только на первый блок 8 памяти. При этом на регистре 20 начального адреса и регистре 21 конечного адреса установлены коцы адресов, поступивших с шины 22 адреса. Эти адреса поступают на сумматор 18, где вычитается из конечного адреса начальный адрес, и на элемент 19 сравнения. Вычитание адресов происходит по сигналу обращения к памяти, пришедшего на третий вход сумматора 18, при этом полученный код поступает на дешифратор 25, выходной потенциал с которого через элементы ИЛИ группы 26 устанавливает тот или иной триггер группы 27 в единичное состояние. За счет этого управляющий потенциал поступает на тот или иной ключ группы 33 и подключается питание на дополнительный блок памяти, содержащий некоторые старшие адреса нужногО массива по отношению к начальному.При этом при работе происходит непрерывное сравнение адресов на дополнительном элементе 19 сравнения (увеличение начального адреса происходит путем добавления единицы): Если адреса сравниваются, то на выходе элемента 19 сравнения появится разрешающий потенциал, который поступает на первый вход элемента И 30, на другом входе которого уже присутствует разрешающий потенциал, пришедший с триггера 24. За счет этого триггер 29 устанавливается в единичное состояние и тактовые импульсы с второго тактового входа 47 устройства поступают на вход счетчика 28, Через время, равное времени переполнения счетчика, выходной импульс с него поступает на вход элемента ИЛИ 10 и далее на сброс группы 27 триггеров, отключающих питание с дополнительных блоков памяти, при этом устройство управления снова находится в исходном состоянии и потребляет питание только за счет первого, "дежурного" блока памяти, что при больших объемах памяти существенно снижает энергопотребление запоминающего устройства в целом.Формула изобретенияУстроиство управления для доменной памяти, содержащее группу блоков памяти, генератор импульсов, первый и второй элементы ИЛИ, первый триггер, элемент сравнеюя, первый и .второй элементы И, первый счетчик, группу элементов И, блок полупостоянной памяти, первый и;второй регистры числа, регистры начального и конечного адресов, вспомогательный регистр адреса, причем тактовые входы блоков памяти группы соединены с выходом генератора импульсов, тактовьп вход которого является входомчисла, информационный вход которогоявля ется входом числа устройства,отличающееся тем, что,с целью уменьшения энергопотребления за счет подключения только необходимых в текущий момент блоковпамяти, в него введены третий и четвертый элементы ИЛИ, элементы И с 1 О третьего по шестой, второй элементсравнения, триггеры с второго по четвертый, группа элементов ИЛИ, группатриггеров, группа ключей, второйсчетчик, дешифратор и сумматор, пер вый вход которого соединен с выходомрегистра начального адреса и с пер"вым входом второго элемента сравнения, второй вход которого соединенс выходом регистра конечного адреса 20 и с вторым входом сумматора, выходвторого элемента сравнения соединенс первым входом третьего элементаИ, второй вход которого соединен спрямым выходом второго триггера, 25 входы сброса и установки которогоявляются соответственно входами при, знаков работы с массивом и поадресной работы устройства, инверсныйвыход второго триггера соединен с ЗО первым входом четвертого элементаИ, второй вход которого являетсяпервым тактовым входом устройства,выход четвертого элемента И соединен с первым входом пятого элемента И и с первыми входами элементовИЛИ группы, второй вход пятого элемента И является входом запуска устройства, выход пятого элемента Исоединен с входом установки третьеготриггера, вход сброса которого соединен с входом сброса устройства,вторые входы элементов ИЛИ группысоединены с соответствующими выходами дешифратора, вход которого соединен с выходом сумматора, выходтретьего элемента И соединен с входомустановки четвертого триггера, входсброса которого соединен с входамисброса регистров начального и конечного адресов, второго счетчика, триггеров группы и с выходом третьегоэлемента ИЛИ, первый вход которогосоединен с входом сброса устройства,второй вход третьего элемента ИЛИсоединен с выходом второго счетчика,счетный вход которого соединен с выходом пятого элемента И, первый ивторой входы которого соединены соответственно с выходом четвертого триг 5 1499407синхроицпульса устройства, первыйвход первого элемента И является входом считывания устройства, второйвход первого элемента И соединен свыходом первого. триггера и с первымвходом второго элемента И, второйвход которого соединен с третьим входом первого элемента И и с выходомпервого элемента сравнения, первыйвход которого соединен с выходом регистра начального адреса, второйвход первого элемента сравнения соединен с выходом вспомогательного регистра адреса, вход сброса которогосоединен с первыми входами первогои второго элементов ИЛИ, с входами.сброса первого и второго регистровчисла и вспомогательного регистраадреса и с входом сброса устройства,информационные входы регистров конечного и начального адресов являются соответственно входами конечногои начального адресов устройства, адресный вход блока полупостоянной па-мяти является адресным входом устройства, управляющий вход блока полупостоянной памяти соединен с управляющими входами блоков памяти группыи с управляющим входом устройства,вход следующего адреса устройствасоединен с тактовым входом регистраначального адреса, вход начала тактаустройства соединен с вторым входомпервого элемента ИЛИ, выход которогосоединен с входом сброса первоготриггера, вход установки которогосоединен с выходом блока полупостоянной памяти и со счетным входом первого счетчика, вход сброса которогосоединен с выходом второго элементаИЛИ, второй вход которого соединенс выходом переполнения первого счетчика и с входом записи вспомогательного регистра адреса, выход первогоэлемента И соединен с входом записивторого регистра числа, разряды информационного входа которого соединены с выходами соответствующих элементов И группы, первые входы которыхсоединены с третьим входом второгоэлемента И и с входом записи устройства, выход второго регистра числасоединен с четвертым входом второгоэлемента И, выход которого соединенс управляющим входом генератора импульсов, вторые входы элементов Игруппы соединены с соответствующимиразрядами выхода первого регистрагера и с вторым тактовым входом устройства, выходы элементов ИЛИ группы соединены с входами установкисоответствующих триггеров группы,выходы которых через ключи группыс второго по К-й (К - число ключейв группе) соединены с входами обращения блоков памяти группы с второгопо К-й, вход обращения первого блока памяти группы соединен через первыйключ группы с выходом третьего триггера, выходы блоков памяти группысоединены с соответствующими входами четвертого элемента ИЛИ, выходкоторого соединен с четвертым входомпервого элемента ИЛИ, третий входсумматора является входом обращенияустроисгва1499407 Составитель И. Андрееведактор Н,Тупица Техред М.Ходанич Корректор О.Ципле Заказ 4700/51 Тираж 558 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям пр113035, Москва, Ж, Раушская наб., д. 4/5 КНТ ССС роизводственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101