Четверичный сумматор

(1% (И) ЗШ 606 Г 7 50 ТЕНИ ОПИСАН Б ОМУ СВИДЕ Т Н АВТОРС Фф,я ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТ СССРПО ДЕЛАЮ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) 1. Лысиков В.Г, Арифметическиеи логические основы цифровых автоматов. Минск, "Высшая школа", 1980,с. 169,2, Авторское свидетельство СССРВ 1023322, кл. б 06 С 7/50, 1981(54)(57) ЧЕТВЕРИЧНЫЙ СУММАТОР, содержащий в каждом четверичном разряде элементы РАВНОЗНАЧНОСТЬ с первого по одиннадцатый, причем первыйвход первого элемента РАВНОЗНАЧНОСТЬсоединен с шиной старшего разрядапервого операнда четверичного разря"да сумматора, а выход соединен спервым входом второго элементаРАВНОЗНАЧНОСТЬ, первые входы третьего и четвертого элементов РАВНОЗНАЧНОСТЬ соединены с входной шиной младВшего разряда первого операнда четверичного разряда сумматора, первыйвход пятого элемента РАВНОЗНАЧНОСТЬподключен к шине инверсного значениямладшего разряда первого операндачетверичного разряда сумматора, пер.вый вход шестого элемента РАВНО-.ЗНАЧНОСТЬ соединен с шиной инверсгного значения старшего разряда второго операнда четверичного разрядасумматора, первые входы седьмогои восьмого элементов РАВНОЗНАЧНОСТЬсоединены с шиной инверсного значения младшего разряда второго операнда четверичного разряда сумматора, второй вход восьмого элемента РАВНОЗНАЧНОСТЬ соединен с входной шиной переноса четверичного разряда сумматора, первые входы девятого и десятого элементов РАВНОЗНАЧНОСТЬ соединены с шиной младшего разряда второго операнда четверичного разр да сумматора, а вторые входы подключены к входной шине переноса четверичного разряда сумматора, выход десятого элемента РАВНОЗНАЧНОСТЬ. соединен с первь 1 м входом одиннадцатого элемента РАВНОЗНАЧНОСТЬ, о т л и ч а ю щ и й с я тем, что, с целью расширения функциональных воз+- можностей за счет осуществления операции вычитания, сумматор содержит дополнительно элементы РАВНО,ЗНАЧНОСТЬ с двенадцатого по семнадцатый, причем второй вход первого элемента РАВНОЗНАЧНОСТЬ соединен с выходом двенадцатого элемента РАВ-. НОЗНАЧНОСТЬ, первый вход которого соединен с шиной старшего разрядавторого операнда четверичного разряда сумматора, второй вход второгоэлемента РАВНОЗНАЧНОСТЬ соединенс выходом тринадцатого элементаРАВНОЗНАЧНОСТЬ, входы которого соединены соответственно с выходамиседьмого и восьмого элементов РАВНОЗНАЧНОСТЬ, выход второго элементаРАВНОЗНАЧНОСТЬ соединен с шинойстаршего разряда суммы четверичного разряда сумматора, выход третьегоэлемента РАВНОЗНАЧНОСТЬ соединен стретьим входом. десятого элементаРАВНОЗНАЧНОСТЬ, а выход четвертогоэлемента РАВНОЗНАЧНОСТЬ соединен сшиной младшего разряда суммы четве1124290 ричного разряда сумматора, выход пятого элемента РАВНОЗНАЧНОСТЬ соединен с Третьим входом восьмогоэлемента РАВНОЗНАЧНОСТЬ, выход шестого элемента РАВНОЗНАЧНОСТЬ соеди,нен с первым входом четырнадцатого элемента РАВНОЗНАЧНОСТЬ, второй и третий входы которого соединены соответственно с шинами инверсного значения старшего разряда и младшего разряда первого операнда четверичного разряда сумматора, а выход подключен к первому входу пятнадцатого элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом шестнадцатого элемента РАВНОЗНАЧНОСТЬ, первый вход которого соединен с шиной инверсного значения старшего разряда первого операнда четверичИзобретение относится к вычислительной технике и может быть исполь" ,зовано в процессорах ЭВМ.Известен одноразрядный четверичный сумматор, содержащий пять элементов НЕ, тринадцать элементов И и пять элементов ИЛИНедостатком его является невозможность выполнения операции вычитании четверичных чисел без предварительной обработки входной информации. Наиболее близким к изобретению является четверичный сумматор, сойеР.3жащий в каждом четверичном разряде элементы РАВНОЗНАЧНОСТЬ с первого по одиннадцатый, причем первый вход первого элемента РАВНОЗНАЧНОСТЬ соединен с входной шиной старшего раз.ряда, первого операнда четверичногоразряда сумматора, а выход соединен с первым входом второго элемента РАВНОЗНАЧНОСТЬ, первые входы третьего и четвертого элементов РАВНОЗНАЧНОСТЬ соединены с входной шиной младшего разряда первого операнда четверичиого разряда сумматора, первый вход пятого элемента РАВНОЗНАЧНОСТЬ подключен к входной. шине инверсного значения младшего разряда первого операнда четверичного разряного разряда сумматора, второй входодиннадцатого элемента РАВНОЗНАЧНОСТЬ соединен с выходом первогоэлемента РАВНОЗНАЧНОСТЬ, а третийвход соединен с шиной потенциалалогической единицы сумматора, выход.одиннадцатого элемента РАВНОЗНАЧНОСТЬ соединен с первым входом семнадцатого элемента РАВНОЗНАЧНОСТЬ,второй вход которого соединен свыходом пятнадцатого элемента РАВНОЗНАЧНОСТЬ, а выход подключен квыходной шине переноса четверичногоразряда сумматора, вторые входытретьего, пятого, седьмого, двенадцатого и шестнадцатого элементовРАВНОЗНАЧНОСТЬ соединены с шинойуправления сумматора. да сумматора, первый вход шестого элемента РАВНОЗНАЧНОСТЬ соединен с шиной инверсного значения старшего разряда второго операнда четверичного разряда сумматора, первые входы седьмого и восьмого элементов РАВНОЗНАЧНОСТЬ соединены с шиной инверсного значения младшего разряда второго операнда сумматора, второй вход восьмого элемента РАВНОЗНАЧНОСТЬ соединен с входной шиной переноса четверичного разряда сумматора, первые входы девятого и десятого элементов РАВНОЗНАЧНОСТЬ соединены с входной шиной младшего разряда второго операнда четверичного разряда сумматора, а вторые входы подключены к входной шине переноса четверичного разряда сумматора, выход десятого элемента РАВНОЗНАЧНОСТЬ соединен с первым входом одиннадцатого элемента РАВНОЗНАЧНОСТЬ, кроме того, сумматор содержит четыре элемента И и элемент ИЛИ23. Недостатком известного четверичного сумматора является ограниченность функциональных возможностей, заключающаяся в невозможности осуществления операции вычитания,3 112429Целью изобретения является расши рение функциональных возможностей четверичного сумматора за счет осуществления операции вычитания.Поставленная цель достигается5 1тем, что четверичный сумматор. содержащнй в каждом четверичном разряде элементы РАВНОЗНАЧНОСТЬ с первого по одиннадцатый, причем первый вход первого элемента РАВНО О ЗНАЧНОСТЬ соединен с шиной старшего разряда первого операнда четверичного разряда сумматора, а выход соединен с первым входом второго элемента РАВНОЗНАЧНОСТЬ, первые входы третьего и четвертого элементов РАВ НОЗНАЧНОСТЬ соединены с входной шиной младшего разряда первого операнда четверичного разряда сумматора, первый вход пятого элемента 2 О РАВНОЗНАЧНОСТЬ подключен к шине инверсного значения младшего разряда первого операнда четверичного разряда сумматора, первый вход шестого элемента РАВНОЗНАЧНОСТЬ соединен с шиной инверсного значения старшего разряда второго операнда четверичного разряда сумматора, первые входы седьмого и восьмого элементов РАВНОЗНАЧНОСТЬ соединены с шиной инверс-ЗО ного значения младшего разряда второго операнда четверичного разряда сумматора, второй вход восьмого .элемента РАВНОЗНАЧНОСТЬ соединен с входной шиной переноса четверииого разряда сумматора, первые входы девятого и десятого элементов РАВНОЗНАЧНОСТЬ соединены.,с шиной младшего разряда второго операнда четверичного разряда сумматора, а вторые 4 О входы подключены к шине переносачетверичного разряда сумматора, выход десятого элемента РАВНОЗНАЧНОСТЬсоединен с первым входом одиннадцатого элемента РАВНОЗНАЧНОСТЬ, содержит дополнительно элементы РАВНО-.ЗНАЧНОСТЬ с двенадцатого по семнадцатый, причем второй вход первогоэлемента РАВНОЗНАЧНОСТЬ соединен свыходом двенадцатого элемента РАВНО ОЗНАЧНОСТЬ, первый вход которогосоединен с шиной старшего разрядавторого операнда четверичного разряда сумматора, второй вход второгоэлемента РАВНОЗНАЧНОСТЬ соединен с 55выходом тринадцатого элемента РАВНОЗНАЧНОСТЬ, входы которого соединенысоответственно с выходами седьмого О 4и восьмого элементов РАВНОЗНАЧНОСТЬ,выход второго элемента РАВНОЗНАЧНОСТЬ соединен с шиной старшего разряда суммы четверичного разрядасумматора, выход третьего элементаРАВНОЗНАЧНОСТЬ соединен с третьимвходом десятого элемента РАВНОЗНАЧНОСТЬ, а выход четвертого элемснтаРАВНОЗНАЧНОСТЬ соединен с шиной младшего разряда суммы четверичного разряда сумматора, выход пятого элемента РАВНОЗНАЧНОСТЬ соединен с третьимвходом восьмого элемента РАВНОЗНАЧНОСТЬ, выход шестого элемента РАВНОЗНАЧНОСТЬ соединен спервым входомчетырнадцатого элемента РАВНОЗНАЧНОСТЬ, второй и третий входы которого соединены соответственно с шинами инверсного значения старшего разряда и младшего разряда первогооперанда четверичного разряда сумматора, а выход подключен к первомувходу пятнадцатого элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен .с выходом шестнадцатогоэлемента РАВНОЗНАЧНОСТЬ, первый входкоторого соединен с шиной инверсного значения старшего разряда первого операнда четверичного разрядасумматора, второй вход одиннадцатого элемента РАВНОЗНАЧНОСТЬ соединенс выходом первого элемента РАВНОЗНАЧНОСТЬ, а третий вход соединенс шиной потенциала логической единицы сумматора, выход одиннадцатогоэлемента РАВНОЗНАЧНОСТЬ соединен спервым входом семнадцатого элементаРАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом пятнадцатогоэлемента РАВНОЗНАЧНОСТЬ, а выходподключен к выходной шине переносачетверичного разряда сумматора, вторые входы третьего, пятого, шестогоседьмого, двенадцатого и шестнадцажго элементов РАВНОЗНАЧНОСТЬ соединены с шиной управления сумматора. На чертеже представлена функциональная схема одного четверичного разряда сумматора.Каждый четверичный разряд содержит элементы РАВНОЗНАЧНОСТЬ 1-17, разряд имеет входные шины прямого значения старшего разряда первого .операнда 18, инверсного значения старшего разряда первого операнда.19, прямого 20 и инверсного 21 значения младшего разряда первого опе1124290 Х О О О О 0 0 О О О О О 0 О 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 Х О О О О 0 0 0 О 1 1 1 1 1 1 1 1 О О 0 О О 0 О О 1 1 1 1 1 1 1 О 0 О О 1 1 1 1 О О О О 1 1 1 1 О О О О 1 1 1 1 О О О О 1 1 1 1 Х, О О 1 1 0 О 1 1 О О 1 1 О О 1 1 О О 1 1 0 О 1 1 О О 1 1 О О 1 1 Х, О г 0 1 О 1 О 1 О 1 0 10 1 О 1 О 1 О 1 0 1 0 1 О 1 0 1 О 1 0 1 Р О 1 1 1 1 О 0 О О 0 О 1 1 1 1 О 1 О О О 0 1 1 1 1 1 1 О О О О 1 Р .О 1 1.0 О 1.1 О 1 0 О 1 1 О О 1 О 1 1 О О 1 1 О 1 0 О 1 1 О О 1 3; О 1 1 1 1 1 1 1 О О 0 1. 1 1 1 1 О О О О 0 1 1 1 О 0 О О О О 0 1 Таблица 2 Х О О О 0 О 0 0 О О О 0 О О О О О 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 000000001111111100000000111111 х, ооооггггооооггггооо,оггггоооогггг 1О О 1 1 О О 1 1 О О 1 1 0 О 1 О 1 0 10 1 0 10 1 0 1 О 1 О 1 О 1 О 1 0 1 0 1 О 10 1 0 1 0 5ранда, прямого 22 и.инверсного 23 значения старшего разряда второго операнда, прямого 24 и инверсного 25 значения младшего разряда второго операнда, а также входную шину 26 переноса. Выходами разряда сумматора являются шина 27 старшего разряда и шина 28 младшего разряда суммы, а также шина 29 переноса. Для управления режимами работы служит шина 30 управления.Работа четверичного сумматора поясняется табл. 1, которая соответствует операции вычитания, и табл. 2, соответствующая операции сложения. При этом для осуществления вычитания на шину 30 подается потенциаллогической "1", а для сложения -потенциал логического "0", На выхо . цах 27-29 формируется значение разности (суммы) с учетом заема (переноса) .гПо сравнению с известными устройствами данный сумматор имеет более,широкие функциональные возможностии более широкую область примененияблагодаря выполнению как операциисложения, так и вычитания. Крометого, он имеет более однородную 15структуру, так как содержит толькоэлементы РАВНОЗНАЧНОСТЬ,Т а б л и ц а1124290 Прдолжение табл,2 Я 01100110001100101100 10 0011001 Р 00000001000001 1 1000 1 1 1 1 01 1 1 1 1Составитель А.СтепановТехредМ.Надь Корректор Г,Огар,Редактор Н,Швьщкая Заказ 8280/37 .Тираж 698ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб.д. 4/5 Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 Б 000111001110601110000110000111