Вычислительное устройство

,801086426 3(50 С Об Р 7/52 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗОБРЕТЕНИЯ"К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(46) 15.04.84. Бюл. В 14 (72) Г.Е. Пухов, А.И. Стасюк, Ф.Е. Лисник и А.И. Гузенко (7 1) Киевский ордена Трудового Красного Знамени институт инженеров гражданской авиации(56) 1. Авторское свидетельство СССР . В 48410, кл. С 06 Р /52, 1978.2. Авторское свидетельство СССР Р 920712, кл. С 06 Г 7/52, 1980 (прототип) .(54)(57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее й -1 сумматоров, ( а - разрядность операндов), и -1 групп.коммутаторов, первую группу элементов И, первую группу элементов ИЛИ, причем первый информационный вход 1-го коммутатора )-й группы (1=1,п;1, р) соединен с входом 1-го разряда первого операнда устройства, первый вход К-го разряда -го сумматора (К=2, и+1; 1 =1М) соединен с выходом (К)-го разряда , (1+1)-го сумматора, о т л и ч а ющ е е с я тем, что, с целью повьппения быстродействия при вычислении функции а( =х д, устройство содержит2матрицу элементов И, п -й сумматор, группу элементов НЕ, группы сумматоров по модулю два, вторые группш элементов И, ИЛИ, причем выход е-го . коммутатора -й группы (щ=1, р+1) соединен с первым входом соответствующего сумматора по модулю два соответствующей группы, выходы 1-го элемента ИЛИ первой группы и (1-1)-го элемента И первой группы соединены с выходами 1-го разряда устройства, управляющие входы коммутаторов -й группы соединены с выходом (+1)-го элемента И второй группы, второй ин-. формационный вход К-го коммутатора 1-й группы соединен с входом (К)- го разряда первого операнда устройства, вторые входы сумматоров по модулю два -й группы соединены с выходом (1 +1)-го элемента ИЛИ второй. группы и первым входом первого раз ряда 1-го сумматора, выходы сумматоров по модулю два"й группы соединены с вторыми входами соответствующих разрядов 1-го сумматора, первые входы элементов И 1-го столбца мат.рицы соединены с входом 1-го разряда второго операнда устройства, второй вход р-го элемента И 1-го столбца матрицы (р=1п-) соединен с входом (+1)-го разряда второгоэлеоперанда устройства, выход ф гомента И -го столбца матрицы (г 1,==1,р) соединен с третьим входом 9+1)-го разряда (6+1)-го сумматора, входы разрядов первого операнда устройства через соответствующие элементы НЕ группы соединены с первыми входами соответствующих разрядов п-го сумматора, вторые входы п го и (и)- го разрядов п-го суюатора соединены с входами о-го и. (й)-го разрядов второго операнда устройства соответственно, второй вход первого разряда н-го.сумматора соединен с шиной единичного потенциала устройства, выход элемента И (и)-го столбца матрицы соединен с третьим входом о-го разряда сумматора, третий вход первого разряда первого сумматора соединенс входом первого разряда второго108 б 426 операнда устройства соответственно,первый вход каждого элемента ИЛИпервой группы соединен с выходомсоответствующего сумматора по модулюдва п -й группы, второй вход -гоэлемента ИЛИ первой группы соединенс первым выходом переноса (1 -1)-госумматора, первый вход 1-го сумматорапо модулю два о-й группы и первыйвход з-го элемента И первой группысоединены с выходом 6 +1)-го элементаИ в горой группы, второй вход-госумматора по модулю два и -й группы,Изобретение относится к вычислительной технике и может быть применено в спецпроцессорах или в комплек" се с цифровой вычислительной машиной для оперативного вычисления эависимости о= -например, в системах автоматического управления динамическими объектами или технологическими процессами. 10Известно вычислительное устройст- . во, предназначенное для деления двоичных чисел, содержащее и параллельных (ь+2)-разрядных сумматора,(в+1) -разрядные преобразователи прямого кода в дополнительный, причем выход каждого 1-го разряда 1-госумматора (1=1,2п, 1=1,2п) соединен с первым входом 611)-го 1разряда (1+1)-го сумматора, первые входы первого сумматора подключены к входам первого операнда устройства, вторые входы разрядов сумматоров подключены к соответствующим выходам преобразователей, информационные входы которых подключены к входам второго операнда устройства, управляющие входы преобразователей начиная со второго, соединены с выходами знаковых разрядов предыдущих сумматоров, Зо которые также являются выходами устройства 13Недостатком этого устройства является относительно невысокое быстродействие. Кроме того, это устройство 35 не может производить операции деления. второй вход -го элемента И первой группы и первый вход 1-го элемента ИЛИ второй группы соединены с вторым выходом переноса 1-го сумматора, второй вход каждого элемента ИЛИ второй группы подключен к выходу соответствующего элемента ИЛИ первой группы, первый вход 1-го элемента И второй группы соединен с выходом соответствующего элемента ИЛИ первой группы, а второй вход - с выходом промежуточной суммы (и+1)-го разряда (-1)- го сумматора. Наиболее близким к предлагаемому по технической сущности является вычислительное устройство, предназначенное для умножения и деления, содержащее йсумматоров ( и - разрядность операндов), и -1 групп коммутаторов, группы элементов запрета, И и ИЛИ, причем первый информационный вход 1-го коммутатора 1-й группы=1И;.1 =1и) соединен с входом -го разряда первого операнда устройства, первый вход К-го разряда 1 -го сумматора (К=2Н+1;6=1 и -2) соединен с выходом (К)-го разряда (9+1)-го сумматора, выходы переполнения сумматоров являются выходами первой группы устройства, выходы старших разрядов сумматоров и выходы всех разрядов первого сумматора являются выходами второй группы устройства, входы разрядов второго операнда соединены с первыми входами соответствующих элементов И группы, информационные входы элементов запрета группы соединены с выходами переполнения соответствующих сумматоров, вторые входы элементов И группы и управляющие входы элементов запрета группы подключены к управляющему входу устройства, выходы элементов И группы и элементов запрета группы соединены с входами соответствующих элементов ИЛИ группы, выходы которых подключены к вторым информационным входам коммутаторов соответствующих групп, управляющие входы которых подключены к управляющему входу устройства2,10 Недостатком этого устройстваявляется невысокое быстродействиех 2при вычислении функции о:- в 1 свя 2,занное стем, что результат этойоперации приходится вычислять в дваэтапа.Цель изобретения - повышениебыстродействия устройства при вычислении функции--2Указанная цель достигается тем,что в вычислительное устройство, содержащее и -1 сумматоров, ( и - разрядность операндов), п -1 групп коммутаторов, первую группу элементов И,первую группу элементов ИЛИ, причемпервый информационный вход 1-го коммутатора,1-й группы (1= 10-1,1= 1п) соединен с входом 1-горазряда первого операнда устройства,первый вход К-го разряда Й-го сумматора (К-.20+1; Д =1 п) сое-динен с выходом (К)-го разряда(6+1) -го сумматора, дополнительно вве 25дены матрица элементов И, О -й сумматор, группа элементов НЕ, группысумматоров по модулю два, вторыегруппы элементов И, ИЛИ, причем выход В-го коммутатора 1-й группы З 0Ь=1,и+1) соединен с первым входом соответствующего сумматора помодулю два соответствующей группы,выходы 1-го элемента ИЛИ первойгруппы и (1-1)-го элемента И первой 35группы соединены с выходами 1.-го разряда устройства, управляющие входыкоммутаторов 1-й группы соединены свыходом (1+1)-го элемента И второйгруппы, второй информационный вход 40К-го коммутатора 1-й группы соединенс входом (К)-го разряда первогооперанда устройства, вторые входысумматоров по модулю два 1-й группысоединены с выходом (1+1)-го элемента ИЛИ второй группы и первым входомпервого разряда 1-го сумматора, выходы сумматоров по модулю два 1-йгруппы соединены с вторыми входамисоответствующих разрядов 1-го сумматора, первые входы элементов И 1-гостолбца матрицы соединены с входом1-го разряда второго операнда устройства, второй вход р-го элементаИ -го столбца матрицы (р=10-,1),55соединен с входом (1+1)-го разрядавторого операнда устройства, выходс-го элемента И 1-го столбца матрицы (=1 П-Р) соединен с третьим.входом (+1)-го .разряда И+1)-госумматора, входы разрядов первогооперанда устройства через соответствующие элементы НЕ группы соединеныс первыми входами соответствующихразрядов п-го сумматора, вторыевходы и-го и (и -2)-го разрядов й -госумматора соединены с входами)о -гои (п)-го разрядов второго операндаустройства соответственно, второйвход первого разряда а -го сумматорасоединен с шиной единичного потенциала устройства, выход элементаИ (П)-го столбца матрицы соединенс третьим входоме-го разряда сумматора, третий вход первого разрядапервого сумматора соединен с входомпервого разряда второго операндаустройства соответственно, первыйвход каждого элемента ИЛИ первойгруппы соединен с выходом соответствующего сумматора по модулю два и -йгруппы, второй вход 1 -го элементаИЛИ первой группы соединен с первымвыходом переноса (1-1)-го сумматора,первый вход 1-го сумматора по модулюдва и-й группы и первый вход 1-гоэлемента И первой группы соединены свыходом 1+1)-го элемента И второйгруппы, второй вход 1-го сумматорапо модулю два и -й группы, второйвход 1-го элемента И первой группыи первый вход -го элемента ИЛИвторой группы соединены с вторым выходом переноса 1-го сумматора, второйвход каждого элемента ИЛИ второйгруппы подключен к выходу соответствующего элемента ИЛИ первой группы,первый вход 1 -го элемента И второйгруппы соединен с выходом соответствующего элемента ИЛИ первой группы,а второй вход - с выходом промежуточной суммы (и+1)-го разряда (1-1)го сумматора,На фиг.1 представлена схема вычислительного устройства (для случаяп=5); на фиг.2 - схема одного разряда сумматора.Вычислительное устройство содержит сумматоры 1, коммутаторы 2 групп,матрицу элементов И 3, сумматоры помодулю два 4 первой, второй, третьейи четвертой групп, элементы НЕ 5группы, элементы ИЛИ 6 первой группы, .элементы И 7 первой группы, элементыИ 8 второй группы, элементы ИЛИ 9второй группы, сумматоры по модулю108642 о два 10 пятой группы, входы 11 перво.го операнда, входы 12 второго.опе 1 анда, выходы 13, шину 14. единичного потенциала, шину 15 нулевого потенциала., Каждый разряд сумматора 1 5 построен из двух одноразрядных сумматоров 16 и 17.Работа устройстца для вычисленияХзависимости вида " :оС представ-1 Ог 9 ленной в разрядной форме Х=еч рЧХХ-го=о, (1Разрядные векторы,представляющие собой разрядные изббражения чисел х,о и О соответственно 1гг 1г г Э 2 1 ггпу Э 2 г 23 разрядные матрицы, представляющие собойразрядное нзо 2 бражение. х и поясняется конкретным примером,М 12 пфгде х = (хх,.х),х:(Ох)ф, йЩ,.И, Ь(ооо"1 12Х+Хх - го13 21Ххгз ыраже случа го(,Э 1 22 13х+хх+хх -гоС -гоС-го24 1541 э 2 Яз 14ХХ+ХХ -го - го-Ы-гоэ з+ г 51 42 эз г+ ах+хх+хх -гос -гоС-го-гаС-ЫЗУ5 43 54хх - Ы.- гЫ- го- гоС4 4 и 44 3-(-1) 0-11 .при -(1- уО-О Ц=1 2 р) сС иско-.Ределяется по выра э При ОХ01 Е - значение пер щего разряда уи" основании выр чЦ).ц ч(11 Ч (1, соответствии с (З)-(6) возможенже один из двух случаев.Если при реализации выражения(4) и, соответственно (3) оказалочто Й = О, а при последующей реалции выражения (5) (т.е, 1 = 1 +1)ние переноса из старшего разряда носа из ст разрядного еделяемого ажения.дааь векна ээ гд ь,изаначеОбозначим в врОух)Каждый разуядмого вектора Б ожениюыражении (2) вектоРы чв 1 Йз . эФ.40 )ф, 1= (И,сх,.1Х2Х Х32ХХ ХЭ 2Х ХЭ з прип=З, ние (1) в развернутом, виде я, когда и = 5, имеет вид(,1 1 э чд ртельный процесс продолжается анало-Й(э 1, х(1"; х(ф 1,В(ф 1 х(41",Ф 1, пригично (3) -(6) . . этом всоответствии с выражениямиЕсли в результате 1"го вычисле (3)-(6) .на вторых выходах переносовния по выражению (4), (3) Ю = 1, ) третьего, второго и первого сумматоа при последующем (+1)-м вычисле- ров 1 и соответственно на выходахнии по вьуажению (5) модуль вектора . 13 , 13 , 13 образуются значения(Х 01 1 (1-О ч -д зч1 = 1 Х 1 + Х2"ч 7 1 бОЛЬШЕ ИЛИ РаЗРЯДОВ О, рд ВЕКтОРа Оев .равен удвоенному модулю вектора 1 О Если на выходе 1-го разряда 132 с(1 И2"-е Ов т.е. выполняется нерввенст- :энвченне - О,е нв первом выходепереноса последующего сумматора 1образуется единичный сигнал, то онхй 2 Ъ 2)тсч , Г 7) через. второй вход 1-го элемента13 ИЛИ 6 поступает .на выход 3, т.е.то далее выражение (4 реализуется в этом случае с( =. 1, а вычислитель 111 йв01+1с уд оенным вектором , значениет 1ный процесс продолжается в соответо( считается ,равным нулю о = О, ствии с (3) -(6) .а к значению = 1 добавляется4Если на выходе,13 образовалсяединица.,Фактически значение -го 20 единичный сигнал о " 1 и на второмчразряда а( вектора а( равно двум, а выходе промежуточной суммы старшегосоответственно результат .вычислений разряда (я)-го сумматора 1 - такжеЧвектора Ы представляется в двоичной единичный сигнал, что характеризует избыточной системе счисления, т.е. выполнение неравенства (7), то в Зйможеф 2 принимать значения 0,1,2. 25 этом случае на выходе ( -го элементаКритерием, выполнения второго слу- И 8 образуется единичный сигнал,Ьчая является рф.= 1 и равенство еди- благодаря которому выражение (4) в нице старшего разряда вектора %0+1 (1 -1)-и сумматоре 1 (т.е. вычислениев выражении (5) при равенстве едини- вектора И 5, реализуется с удвоеннымце старшего разряда вектора 2 Е . ЗО вектором 226 р 7 а со второго выходаУстройство работает следующим об- переноса старшего разряда этогоразом. сумматора 1 единичный сигнал постуПри подаче на входы 11 значений пает через ( -1)-й элемент И 7 наМг, Я первого операнда вектора й выход 13; . Далее. вычислительныйи на входы 12 значений разрядов З 5 процесс продолжается аналогично в 1ч,хЙ вектора х после окончания соответствии с (3)-(6). переходного процесса в устройствена в юде пятого су атора 1.по вы- Таким образомр в пРедлагаемом ражению (4) образуется вектор х("1 устройстве суЩественно увеличено который поступает на четвертый сум быстродействие при вычислении функматор 1, а на выходе переноса старше-ф , хции ,7: . Время решения в данномго разряда ь -го сумматора 1 и соответственно на выходе 13 по выраже- , устройстве равно задержке сигнала нию (3) образуется значение старшего между входом и выходом, т.е. РешениеРазряда о( искомого вектора Й . Далее 45 обРазУется практически за один такт, на вход четвертого сумматора 1 пос" а вычислительный процесс определения тупают векторы х , к 6 , в котором по значений с организован со старшегочЮУ (21выражению (5) образуется вект(ор х , разряда о(, что способствует применен Ифч 1а по.выражению (4) -. вектор х 1. На нию предлагаемого устройства в вывтором выходе переноса образуется 0 числителях, реализующих вычислениянулевой или единичный сигнал, кото- в натуральном масштабе времени, нарый в соответствии с (3) поступает пример управления технологическими через четвертый сумматор по модулю, нРоцессами или динамическими обьекта(два 10 и элемент ИЛИ 6 на выход 134, ми в режиме их нормального функциониАналогично на входы третьего, второ-РованиЯ