Устройство для исправления ошибок в блоках памяти

ЕТЕЛЬСТВ Н АВТОРСКОМ влениетвах.Со1.во ССС1978 р й иги ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(прототип),(54)(57) УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯОШИБОК В БЛОКАХ ПАМЯТИ, содержащеегенератор кода ошибок, индикаторынеисправностей, элементы И и блоккоррекции ошибок, причем входы генератора кода ошибок являются входамиустройства, а выходы подключены квходам индикаторов неисправностейк одним из входов элементов И, друвходы которых соединены с выходамииндикаторов неисправностей, а выходыподключены к одним из входов блока коррекции ошибок, другие входы которых соединены с входами устройства, а выходы блока коррекции ошибок являются выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены Б двухвходовых сумматоров по модулю два и (6+1) -входовой сумматор". по модулю два (где и - разрядность блоков памяти), причем одни из входов двухвходовых сумматоров по модулю два соединены с одними из выходов генератора кода ошибок и являются одними из контрольных выходов устройства, другие входы двухвходовых сумматоров по модулю два и одни из входов (и+1)-входового сумматора по модулю два подклкчены. к другим выходам генератора кода ошибок, а выходы двухвходовых сумматоров по модулю два подключены к другим входам (и+1;входового сумматора по модулю два и являются сов- р местно с выходом (и+1)-входового сумматора по модулю два другими контрольными выходами устройства.Изобретение относится к вычислительнОй технике и МОжет быть ист 1 Ользовано в качестве устройства дляисправлепия ошибок в циФровой памяти,Известно устройство для исправления ошибок в блоках памяти, содержащее кодирующую схему. декодирующуюсхему, дешиФратор, элементы ИЛИ изадержки (1(.Недостатками известного устройстваянляются большие аппаратурные затраты и невысокое быстродействие.Наиболее близким техническимрешением к предлагаемому являетсяустройство дл исправления ошибокблоках памяти, содержащее последаательно соединенные генератор кодаошибок, индикаторы неисправностей,элементы И и блок коррекции ошибок,а также блок кодирования и контроля,связаннь 1 й с выходам генератора кодаошибок (.2 3,В указанном устройстве Форм 1 лранание контрольных разрядов и блоке кодирования и контроля осуществляется последовательно, чта приводит к большим и разным задержкам в контроль ных разрядах вследствие чего существенно снижается быстродействие устройства.Пель изобретения - повышениеЗО быстродей стаи я у строй ства .Поставленная цель достигается тем, что н устройство для исправления ошибок в бх:охах памяти, содержащее генератор кода Ошибок, индикато ры неисправностей,. элементы И и блок коррекции ошибок, причем входь 1 генератора кода он:1 лбок являются входами устройства, а 11 ыходы подключены к входам индикаторон неисправностей 40 и к одним из входов элементон И, другие входы которых соединены с выхОДами иДикаторов неисправ 11 астегла выходы годклочены к одним из входов блока коррекции ошибок, другие входы которых.ссединены с входами устройства, а выходы блока коррекции ошибок являются выходами устройстна, введены М днухвходовых сумматарон по мадул 10 Два и (и+ 1) - вхОДОнай сумма 50 тор по модулю дна (где г; - раз рядиость блоков памяти), причем одни из вхадоц днухвхоцовых сумматоров по модулю два соединены с одними из выходов генератора кода ошибок и являются одними из контрольных выходов устройства, другие входы двухнходоных сумматоров по модулю два и одни из входов (0+1)-входовага сумматора по модулю.дна подключены к другим выходам генератора кода ошибок, а вы ходы двухнходоных сумматоров по модулю дна подключены к другим входам (.)1)-нходового сумматора по модулю два и являЮтся совместно с выходом(п)1)-входового сумматора по модУлю 65Перечисленные блоки устройствасоединены в соответствии с проверочной матрицей, содержащей 11 одматрицразмере п(2 п +1) причем перваяподматрица образована из единичнойматрицы порядка п и матрицы, полученной добавлением к единичной матрице Япорядка и, снизу строкииз и нулей, Последующие падматри 1.;ыобразованы из первой подматрицы сIпомощью циклической перестановки еепоследних ь +1 строк,Последняя И - я подматрица образова.на из нулевой матрицы порядка иединичной матрицы порядка и и приписанной снизу строки из П единиц.первая и й - я подматрицы проверсчной матрицы соответствуют контрольным разрядам, а.остальные ("1 -2)инФормационнич.Например, проверочная матр 1 лцан соответствии с которой вы 11 олненысоединения на Фиг, 1 имеет слеп".:-ющий вид". 1000 1000 1000 0000 0100 0100 0100 ОООО 0010 0010 0010 ОООО 0001 0001 0001 1000 0000 0001 ОООО 1000 0100 1000 0000 0100 0010 0100 1000 0010 0001 0010 0100 0001 0000 0001 0010 1111 два другими контрольныи выходамиустройства.На Фиг, 1 а,б,.в,г показана структурная схема устройства для исправления ошибок в й блоках памяти (дляй = 4 и о: 4); на Фиг, 2 - структурнаясхема генератора кода ошибок.устройство для исправления ошибокн блоках памяти содержит (Фиг. 1)генератор 1 кода ошибок, индикаторы2-5 неисправностей, элементы И б,блок 22 коррекции ошибок, имеющий двегруппы 23 и 24 входон, двухнходовыесумматоры 25-28 по модулю два ипятивходовой сумматор 29 по модулюдва (н общем случае и+1-входовойгде л - разрядность блоков памяти,к которым подключается устройство).При этом блок 22 коррекции ошибоксодержит сумматоры 30-45 па модулюдва,1 еератор 1 кода ошибок (Фиг,. 2)выполнен на сумматорах 45-54 по моЬулю дна.35 40 45 50 Каждый из чп входов устройства соответствует одному столбцу проверочной матрицы, каждый из 2 н +1 сумматоров 46-54 по модулю два, составляющих генератор 1 кода ошибок, соответствует одной строке проверочной матрицы. Входы сумматоров 46-54 ,по Модулю два подключены к входам устройства в соответствии с положением единиц, в строках проверочной матрицы.Устройство может работать в режимах записи и считывания информации.Кодирование информации в режиме записи ее блока памяти осуществляется посредством генератора 1 кода ошибок и сумматоров 25-29. Остальные блоки устройства в этом режиме работы не используются. При кодиронании на (й -2 п) входах устройства, соответ ствующих разрядам информационных блоков памяти (нижние восемь входов устройства), поступают сигналы, соответствующие информационной части кодируемого слова. Ч . остальные 2 п входов, соответствующих разрядам контрольных блоков памяти (верхние восемь входов устройства), подаются ули.При этом код ошибок, отображаемый сигналами на выходах генератора 1 кода ошибок, имеет такой вид, как если бы в правильно декодированном слове возникли ошибки, превратившие все 2 п контрольных сигналов в нули. Сигналы с выхода генератора 1 кода ошибок подаются, описанным выше образом, на входы сумматоров 25-,29, в которых формируются контрольные разряды, снимаемые с их вьходов. При кодировании сумматоры 25-29 выполняют также функцию динамической проверки исправности цепей кодирования, На выходе сумматора 29 образуется сумма по модулю два всех элементов кода ошибок.Так как код ошибок всегда содержит четное число единиц, то при исправном генераторе 1 кода ошибок и сумматорах 25-29 сигнал на выходе сумматора 29 равен нулю. Одиночные и другие ошибки в цепях кодирования приводят к появт ению на этом выходе .:и н и ц ыПри декодировании н режиме считывания используются все блокй устройства, При отсутствии ошибок считанные сигналы проходят на выход устройства оез изменений, Если возникшие ошибки ограничены разрядами какого"либо одного блока памятир то код ошибок, полученных на выходе генератора 1 кода ошибок, распознается индикаторами неиспранйостей 2-5. Каждый из них реагирует только на свой код. Выходной сигнал соотнетстствующего индикатора неисправности открывает все элементь И, относящиеся к блоку памяти, в котором произошла ошибка. Через них на одни иэвходов этой же группы сумматоров30-45, составляющих блок 22 коррекции ошибок, подаются сигналы с исмежных выходов генератора 1 кода ошибок, При этом, если на вход изгруппы 23 входов какого-либо двухвходоного сумматора 30-45 блока 22 25 коррекции ошибок поступает единичный сигнал, что указывает на ойибочность сигнала на входе из группы 24входов, на выходе этого сумматора образуется исправленный сигнал, обратный сигналу на входе из группы23 входов. Сумматоры 25-29 при декодировании выполняют функцию проверкичетности кода ошибок. Предлагаемое устройство для исправления ошибок в блоках памятипо сравнению с прототипом отличаетсязначительно меньшей задержкой привычислении контрольных разрядов, при.чем задержка постоянна и не зависитот величины и , н то время как нпрототипе задержка для разных разрядон различна и принимает нсе значения от 0 до (и -1), т.е. максимальная задержка возрастает с ростом ипропорционально величине и,Обеспечение минимальной задержкикодирования позволяет применить устройство для исправления ошибок в блоках памяти повышенного быстродействия, оооь.Ткач ака иал ППП Патент, г. Ужгород, ул. Проектная,1690/49 ВНИИПИ по 11303Тираж 575Государственногелам иэобретени Москва, Т,Подпи сное комитета СССР и открытий, ушская наб.,