Ячейка памяти (ее варианты)

(прототип) . 3 87.84 04 лик, 19 тельств 1/40, 1 5,СССР78 ак ГОСУДАРСТВЕННЫЙ НОМИТЕТ С ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТН(57) 1. Ячейка памяти, содержащаяпервый ключевой транзистор,затвори исток которого являются соответственно первым и вторым входами ячейки, запоминающий транзистор, стоккоторого подключен к шине питания,управляющий транзистор, исток которого соединен с затвором запоминающего транзистора, конденсатор, однаобкладка которого соединена с затвором управляющего транзистора и под.ключена к тактовой шине, другая об-,кладка конденсатора соединана со стоком управляющего транзистора и истоком эапоминакщего транзистора,о тл и ч а ю щ а я с я тем, что, сцелью повышения быстродействия ячейки, она содержит второй ключевойтранзистор и усилительный транзистор,затвор которого соединен с затворомзапоминающего транзистора, его сток.соединен с шиной питания, истоксоединен со стоком второго лючевоготранзистора, исток и затвор которого являются соответственно третьим и четвертым входами ячейки, сток перво" го ключевого транзистора соединен с истоком или стоком управляющего транзистора.2. Ячейка памяти, содержащая первый ключевой транзистор, затвор и исток которого являются соответственно первым и вторым входом ячейки, запоминающий транзистор, сток которого подключен к тактовой шине, управляющий транзитор, исток которого соединен с затвором запоминающего транзистора, конденсатор, одна обкладка которого соединена с затвором управляющего транзистора и подключе- Ж на к тактовой шине, другая обкладка конденсатора соединена со стоком управляющего транзистора и истоком запоминающего транзистора, о т л и - %- е ч а ю щ а я с я тем, что, с целью повышения быстродействия ячейки, она содержит второй ключевой транзистор и усилительный транзистор, затвор которого соединен с затвором запоминающего транзистора, его сток соединен с тактовой шиной, а исток соединен со стоком второго ключевого транзистора, исток и затвор которого являются соответственно третьим и четвертым входами ячейки, сток первого ключевого транзистора соединен В истоком или стоком управляющего транзистора.Издбретение относится к вычислительной технике и может быть использовано для создания полупроводниковых операционных запоминающих уст- ройств статического типа, обладающих повышенной информационной емкостью.Известна конструкция ячейки памяти квазистатического типа, построенная на основе МДП-структур. Ячейка обладает меньшим количеством элементов по сравнению с классической триггерной, конструкцией, поэтому на ее основе может быть получена более высокая информационная емкость ОЗУ в интегральном исполнении Г 13.Однако требование периодической 15 регенерации в них информации, которая осуществляется одним внешним импульсом во всех ячейках накопителя ОЗУ одновременно, хотя и в меньшей степени, чем в динамических схемах, но ведет к потере части полезного времени работы ОЗУ.Наиболее, близкой по технической сущности и схемному решению к предлагаемой является ячейка памяти, содержащая ключевой, запоминающий и управляющий транзисторы, конденсатор.Регенерация информации осуществляется синхронизацией тактового импульса с импульсом считывания 2.Недостатком указанной ячейки является невысокое быстродействие, связанное с тем, что цикл считывания в такой ячейке увеличивается на длину тактового импульса,35Цель изобретения - повышение быстродействия ячейки памяти.Поставленная цель достигается тем, что ячейка памяти, содержащая 4 О первый ключевой транзистор, затвор и исток которого являются соответственно первым и вторым входами ячейки, эапоминакщий транзистор, сток которого подключен к шине питания, управляюркий транзистор, исток которого соединен с затвором запоминающего транзистора, конденсатор, одна обкладка которого соединена с затвором управ" ляющего транзистора и подключена к тактовой шине, другая обкладка конденсатора соединена со стоком управляющего транзистора и истоком запоми нающего транзистора, дополнительно содержит второй ключевой транзистор и усилительный транзистор, затвор которого. соединен с затвором запоминающего транзистора, его сток соединен с шиной питания, а исток соединен со стоком второго ключевого транзистора, исток и затвор которого бО являются соответственно третьим и четвертым входами ячейки, сток первого ключевого транзистора соединен с истоком или стоком управляющего транзистора. 65 Согласно второму варианту ячейка памяти, содержащая первый ключевой транзистор, затвор и исток которого являются соответственно первым и вторым входами ячейки, запоминающий ранзистор, сток которого подключентактовой шине, управляющий транзистор, исток которого соединен.с затвором запоминающего транзистора, ковденсатор, одна обкладка которого соединена с затвором управляющего транзистора и подключен к тактовой шине, другая обкладка конденсатора соединена со стоком управляющего транзистора и истоком запоминающего транзистора, дополнительно содержит второй ключевой транзистор и усилительный транзистор, затвор которого соединен с затвором запоминающего транзистора, его сток соединен с тактовой шиной, а исток соединен со ,стоком второго ключевого транзистора, исток и затвор которого являются соответственно третьим и четвертым входами ячейки, сток первого, ключевого транзистора соединен с истоком или,стоком управляюшего транзистора.На чертеже представлена принципиальная электрическая схема ячейки по первому варианту. Ячейка памяти содержит запоминающий 1 транзистор, сток которого соединен со стоком усилительного 2транзистора,.и является шиной 3 питания ячейки, затвор запоминающего 1транзистора соединен с затвором усилительного 2 транзистора, истокомуправляющего 4 транзистора и стокомпервого 5 ключевого транзистора, одна обкладка конденсатора б соединенас затвором управляющего 4 транзистора,. сток которого соединен с другойобкладкой конденсатора б и истокомзапоминающего 1 транзистора, затворуправляющего 4 транзистора соединенс тактовой 7 шиной, исток усилительного 2 транзистора соединен со стоком второго 8 ключевого транзистора,истоки первого 5 и второго 8 ключевых транзисторов соединены с разрядной 9 шиной, затворы первого 5и второго 8 ключевых транзисторовявляются адресными входами ячейки.Ячейка работает следукщим образом,Запись информации в ячейку осуществляют через транзистор 5.Считывание информации производятчерез транзисторы 2 и 8. Если вячейке хранится логическая единица,то транзистор 2 будет открыт и цепьсчитывания также будет открыта. Напряжение питания с шины 3 черезтранзисторы 2 и 8 поступает на разрядную шину 9. Если в ячейке хранится логический ноль, то транзистор 2будет закрыт и на разрядной шине 9ВЕЗаказ 11 б 90/49 Тираж 5 ЧБ Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Мбсква, Ж, Раушская наб., 4/5Филиал ППП Патентф, г. Ужгород, ул, Проектная, 4 будет логический ноль при считывании.В такой конструкции ячейки памятиразрешено производить регенерациюинФормации во время считывания,т.е., например, встроенный в схему5ОЗУ генератор тактовых импульсовможет работать независимо от управляющих сигналов и практически выступать в роли импульсного питания,превращая такимобразом кваэистати-ческое ОЗУ в чисто статическое.В результате существенно повышается быстродействие ОЗУ и упрощаются периФерийные схемы управления им.Для повышения плотности компоновка ячейки памяти за счет уменьшения числа шин целесообразно тактовую шину 7 объединить с шиной 3 питания. В этом случае можно испольэовать одно только импульсное питание ячейки памяти и значительно снизить ее потребляемую мощность. для правильной работы ячейки памяти при таком объединении необходимо обеспечить более высокое значение порогового напряжения управляющего транзистора 4 по сравнению с другими транзисторами,Считывание инФормации в данной ячейке памяти можно производить в любое время независимо от процесса регенерации инФормации, что значительно сокращает цикл считывания.