Усилитель считывания для интегрального запоминающего устройства

Союз СоввтсинхСоцналистнчвскнхРвспублнк ОП ИСАЙКЕИЗОВРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ оц 888206ао делан нзфВретеннй н етхрытнй(54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ ДЛЯ ИНТЕГРАЛЬНОГО ЗАПОИИНАОЦЕГО УСТРОЙСТВА Изобретение относится к запоминающим устройствам и может быть использовано при создании БИС ЗУ большой емкости.Известен усилитель, который состоит из двух инверторов и двух ключевых транзисторов, причем вход первого инвертора подключен к истокам первого и второго ключевых транзисторов, сток первого ключевого транзистора подключен к выходу первого инвертора, обьединенного с входом второго инвертора, а сток второго ключевого транзистора подключен к выходу второго инвертора, а затворы ключевых транзисторов подключены к шинам управляющих сигналов 11Недостатками этого усилителя являются низкие чувствительность и быстродействие.Наиболее близким техническим ре" шением к изобретению является уси" литель считывания для запоминающих устройств, содержащий два усилитель 2ных транзистора с общим истоком,соединенных триггерной связью, стокикоторых соединены соответственно спервой и второй сигнальными шинами,а общий исток - с первой шиной управления, два нагрузочных транзистора,истоки которых соединены с соответствующими сигнальными шинами, а стокис второй шиной управления, два ИОПконденсатора и два ключевых транзисф тора, сток первого ключевого транзистора соединен с затвором первогонагрузочного транзистора и одной иэобкладок первого ИОП-конденсатора,исток - с первой сигнальной шиной,затвор - с второй сигнальной шиной,сток второго ключевого транзисторасоединен с затвором второго нагрузочного транзистора и одной иэ обкладоквторого ИОП-конденсатора, а сток - свторой сигнальной шиной, затвор - спервой сигнальной шиной, другие обкладки ИОП-конденсаторов подключенык третьей шине управления 21.ЭО эь ЭО Э 5 ао 45 зо55 Недостатками этого усилителя являют ся низ кие чу вст витель ност ь ибыстродействие вследствие зависимости чувствительности и быстродействияусилителя от порогового напряжения .транзисторов.Целью изобретения является повышение быстродействия и чувствительностиусилителя,Поставленная цель достигается тем,что в усилитель считывания для интегрального запоминающего устройства,содержащий два усилительных транзистора с общим истоком, соединенных потриггерной схеме, стоки которых подключены соответственно к сигнальной шине и к выходу усилителя, первыйи второй нагруэочные транзисторы, истоки которых соединены соответственно с выходом усилителя и с сигнальнойшиной, стоки и затвор первого нагрузочного транзистора подключены к шине питания, затвор второго нагрузочного транзистора является одним из.входов усилителя, введены ключевыетранзисторы, третий и четвертый наг-.рузочные транзисторы, транзистор предварительной зарядки сигнальной шиныи транзистор смещения, причем затвортранзистора смещения, стоки третьего и четвертого нагрузочных транзисторов и сток транзистора предварительной зарядки сигнальной шины соединены с шиной питания, затворы третьегои четвертого нагрузочных транзисторов подключены к истоку третьего нагрузочного транзистора и стоку первого ключевого транзистора, затвор которого соединен с затвором и стоком второго ключевого транзистора, с истокомтретьего ключевого транзистора и истоком четвертого нагрузочного транзистора, истоки первого и второгоключевых транзисторов и исток транзистора смещения подключены к шиненулевого потенциала сток транзистора смещения соединен с истоками первого и второго усилительных транзисторов, затвор третьего ключевоготранзистора подключен к его стоку,к сигнальной шине и к истоку транзистора предварительной зарядки сигнальной шины, затвор которого являетсядругим входом усилителя.На чертеже представлена принципиальная схема предлагаемого усилителя.Усилитель содержит первый 1 и второй 2 нагруэочные транзисторы, первый 3, второй 4 и третий 5 ключевыетранзисторы, транзистор предваритель"ной зарядки сигнальной шины 6, сигнальную шину 7, первый 8 и второй 9усилительные транзисторы, третий 10и четвертый 11 нагрузочные транзисторы, шину 12 питания и транзистор 13смещения, входы 14 и 15 и выход 16усилителя, Транзисторы 8 и 9 имеютобщий исток и соединены по триггерной схеме, а их стоки подключены соответственно к шине 7 и к выходу 16 усилителя. Истоки нагрузочных транзисторов 1 и 2 соединены соответственно с выходом 16 усилителя и шиной 7. Стоки и затвор транзистора 1 подключены к шине 12Затвор транзистора 2 является одним иэ входов усилителя 15. Затвор транзистора 13, стоки транзисторов 1 О, 11 и сток транзисторапредварительной зарядки шины 6 соединены с шиной 12. Затворы транзисторов 1 О и 11 подключены к истоку транзистора 10 и стоку транзистора 3,затвор которого соединен с затвором,и стоком транзистора 4, с истокомтранзистора 5 и истоком транзистора 11. Истоки транзисторов 3 ии исток транзистора 13 подключенык шине нулевого потенциала. Стоктранзистора 13 соединен с истокамитранзисторов 8 и 9. Затвор транзистора 5 подкпючен к его .стоку, шине 7 и истоку транзистора предварительной зарядки шины 6, затвор которого является другим входом 14 усилителя.Шина 7 подключается к ячейкам памяти запоминающего устройства (начертеже не показаны).Усилитель работает следующим образом.Транзисторы 3, 4 и 5 и транзисторы 1 О и 11 формируют опорное напряжение,В исходном состоянии шина 7 предварительно заряжается через транзистор предварительной зарядки шины 6до потенциала +2 ВНапряжение оп-,рокидывания усилителя равно 1, 71,8 В, После уменьшения потенциала на шине 7, которая подключена к ячейкам памяти, находящимся в состоянии логической н", до 1,7-1,8 В, выход 16 усилителя устанавливается в состоянии логической "1".Если шина 7 усилителя подключена к ячейкам памяти, находящимся в сс сотоянии логического "0", на выходеусилителя 6 будет установлен логический "0",При поступлении на вход 5 высокого потенциала он через транзистор 2 поступает на шину 7 и на ячейки памяти (на чертеже не показаны),которые находятся в состоянии логического "0".На шине 7, подключенной к ячейкампамяти, которые находятся в состоянии логической "1", остается низкийпотенциал, поддерживаемый открытымитранзисторами 8 и 13.Таким образом, работа усилителяне зависит от пороговых напряженийтранзисторов и напряжения источникапитания, а зависит от разности опорного напряжения и напряжения опрокидывания усилителя.Технико-зкономическое преимущество предлагаемого усилителя заключается в его более высоких, по сравне-нию с прототипом, быстродействии ичувствительности, достигаемых засчет независимости работы усилителяот пороговых напряжений транзисторов.формула изобретенияУсилитель считывания для интегрального запоминающего устройства, содержащий два усилительных транзистора с общим истоком, соединенных по триггерной схеме, стоки которых подключены соответственно к сигнальной шине и к выходу усилителя, первый и второй нагрузочные транзисторы, истоки которых соединены соответственно с выходом усилителя и с сигнальной шиной, а стоки и затвор первого нагруэочного транзистора подключены к шине питания, затвор второго нагруэочного транзистора является однимиз входов усилителя, о т л и ч а ющ и й с я тем, что, с целью повышения быстродействия и чувствительности усилителя, введены ключевые транзисторы, третий и четвертый нагруэочные транзисторы, транзистор предварительной зарядки сигнальной шины и1 Е транзистор смещения, причем затвортранзистора смещения, стоки третьего и четвертого нагрузочных транзисторов и сток транзистора предварительной зарядки сигнальной шины соедине.у ны с шиной питания, затворы третьего .и четвертого нагрузочных транзисторов подключены к истоку третьего нагрузочного транзистора и стоку первогоключевого транзистора, затвор которо го соединен с затвором и стоком второго ключевого транзистора, с истокомтретьего ключевого транзистора иистоком четвертого нагрузочного транзистора, истоки первого и второго клю чевых транзисторов и исток транзистора смещения подключены к шине нулевого потенциала, сток транзистора смещения соединен с истоками первого ивторого усилительных транзисторов,затвор третьего ключевого транзистора подключен к его стоку, сигнальнойшине и истоку транзистора предварительной зарядки сигнальной шины,затвор которого является другим входом усилителя.Источники информации,принятые во внимание при экспертизе1.1 ЕЕЕ Зоцгпа 1 оГ Зо 11 д исайе,ОссоЬег, 1973 р. 306-307.2. Авторское свидетельство СССРфф по заявке 11 2393457/18-24,кл. С 11 С 11/40, 1976 (прототип),Тираж 648 ПодписноеГосударственного комитета СССРделам изобретений и открытийМосква, И, Раушская наб. д