Запоминающее устройство с автономным контролем

ОП ИКАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскинСоциалистическихРеспубликОпубликовано 071231. Бюллетень М 45Дата опубликования описания 071281 во делаи нзфбрвтеннй н аткрытнйосковский ордена Ленина энерге 71) Заявител(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОИНКОНТРОЛЕИ област явл мно Наиболеением к изобрщее устройстностью функцииэ И четырехти, схемы обве кода Хэммконтрольных рошибок в предвсех модулейНедостаткоявляется недо ческим реше-. ся запоминализким техни тению являет о с повышенн онирования, азрядных мод аружения оши нга, использ аэряда для о елах четырех памяти 21. м указанного статочная то ои надежсостоящее улей памя бок на осн ующей три бнаружения разрядов устройства ность контИзобретение относится к и запоминающих устройств.Известно устройство, которое содержит блоки памяти, формирователи контрольных разрядов кода Хэмминга, фор- . мирователи проверочного слова, дешифратор одноразрядных ошибок, схему обнаружения двухраэрядных ошибок 1.Недостатком указанного устройства яется невозможность обнаружения гораэрядных пакетных ошибок. роля при обнаружении ошибок кратностью разряда.Целью изобретения является повышение точности контроля устройства при обнаружении многоразрядных ошибок.Поставленная цель достигается тем, что в запоминающее устройство с автономным контролем содержащее блоки памяти, формирователи сигналов четности и формирователь сигналов ошибки, причем одни из входов блоков памяти соединены с первой числовой шиной, являющейся входом устройства, и одними из входов первого, второго и третьего формирователей сигналов четнос-. ти, выходы которых подключены к дру" гим входам блоков памяти, выходы которых соединены с второй числовой шиной, являющейся выходом устройства, и одними из входов четвертого, пято" го и шестого формирователей сигналов четности, выходы которых подключены к одним иэ входов формирователя сигналов ошибки, другие входы которого. руппы элементов,И, причем входыэлементов И первой группы подключены к одним из входов, а выходы - кдругим входам первого, второго итретьего формирователей сигналов четности, входы элементов И второй группы соединены с одними из входов, авыходы - с другими входами четвертогопятого и шестого формирователей сигналов четности.На чертеже изображена функциональная схема предлагаемого устройства.Устройство содержит блоки 1.11.М памяти, первую числовую шину 2,первую группу элементов И 3 первый4.1, второй 4.2 и третий 4,3 формирователи сигналов четности, вторуючисловую шину 5, вторую группу элементов И б, четвертый 7.1, пятый 7,2и шестой 7.3 формирователи сигналовчетности и формирователь 8 сигналовошибки. Одни из входов блоков памяти 1.1-1.М соединены с первой числовой шиной 2, являющейся входом уст-ройства, и одними из входов первого 4.1, второго 4.2 и третьего 4,3формирователей сигналов четности,выходы которых подключены к другимвходам блоков 1.1 - 1М. Выходы блоков 1.1 - 1.М соединены с шиной 5,являющейся выходом устройства, и одними из входов четвертого 7.1, пятого 7.2 и шестого 7.3 формирователей,выходы которых подключены к одним извходов формирователя 8, другие входыкоторого соединены с выходами контрольных разрядов блоков 1.1 - 1.М.Входы элементов И 3 подключены кодним из входов, а выходы - к другимвходам первого 4,1, второго 4,2 итретьего 4.3 формирователей. Входыэлементов И б соединены с одними извходов, а выходы - с другими входамичетвертого 7.1, пятого 7.2 и шестого 7,3 формирователей.Устройство работает следующим образом,Работу рассмотрим на примере устройства, содержащего четырехразрядные блоки памяти 1.1 - 1.М, выполненные на многоразрядных запоминающихмикросхемах. В этом случае автономный контроль устройства позволяетобнаруживать ошибки до четвертой крат ности включительно, По первым числовым шинам 2 на один из входов блоков 1.1 - 1.М поступает двоичный код числа, подлежащего записи в очередном цикле записи, Формирование первого, второго и третьего контрольных разрядов производится следующим образом. В связи с тем, что Н - матрица кода для обнаружения ошибок содержит М повторяющихся групп по четыре колонки и три строки - подматриц Н , то рассмотрим одну подобную матрицу Н . В данной подматрице Н может содержаться до двенадцати единиц или нулей. Значит общее количество возможных вариантов построения матриц 2" = 4096. Отбрасывая варианты с полностью единичными строками, полностью нулевыми колонками и строками, получим количество вариантов- -1600, Количество вариантов остается все еще значительным. Необходимо теперь отобрать наиболее рациональные,. Будем исходить из следующих критериев:минимальное количество единиц в матрице Н, что приведет к уменьшению количества входов формирователей 4.1, 4.2 и 4.3, а следовательно, к уменьшению аппаратурных и временных затрат,минимальное количество элементов первой группы И 3, что приведет к уменьшению аппаратурных затрат, Анализ показал, что таких равноценных вариантов всего 72.Алгоритм построения пободной Н подматрицы следующий.1количество единиц в Н подматрице должно быть не более пяти;количество единиц в строке подматрицы Н должно быть не более двух;(не должно быть нулевых строк и столбцов.Построенная по такому алгоритму Н подматрица позволяет получить минимальные аппаратурные и временные затраты при обнаружении ошибок до четвертой кратности.Во всех семидесяти двух вариантах встречаются по две пары кодов, которые при асимметричном характере ошибок не позволяют обнаружить отказ, Чтобы показать, как можно избавиться от таких случаев рассмотрим все возможные кодовые комбинации и их коды, при использовании для примера одной из Н подматриц, приведенные ниже:1 2 3 1011 -111 1100 -111 1101 -110 1110 -0101111 -010 8 идно, что коды комбинаций 0000и 0111, 1111 и 1000 совпадают, а этозначит, что эти комбинации не будутразличимы при отказах, ибо они могутперейти друг в друга. Чтобы отыскатькод 0111 его нужно перекодйровать вкоды с номерами с девятого по пят 001 100 надцатый, наприм 010 Г а 1Р Поскольку 1 ет код 010,эту комбина рекодироват 1 имо вю пенель 00 код 00 1 О 10 011можно перевести в коды свторого по восьмой, наприМ=с (а" Эо")вщ,:С аэа" Э(авла," па ла)9 (а,Папа лаДааай.разом, получается три конт- При считывании произряда, которые позволяют фф гичная обработка информаь все ошибки в пределах чисел в элементах И 6 ирядов одного из блоков 1.3- пятом 7.2 и шестом 7.3Сформированные подобным Код 010номерами смер: Таким орольных раобнаруживачетырех раг,м,водится аналоционных кодовчетвертом 7.1, формирователях.образом коды,0003 -001 0010 -100 0011 -101 0100 -101 0101 -100 0110 -001 0111 -000 1000 -010 1001 -011 30 О -О 100 Поскольку 0000 имеет код 000, то в эту комбинацию перекодировать 010 в - 101 нельзя Удобнее всего перевести 000 в 011,а010 в 001,т.е. один из элементов первой груп ф пы И 3 выполняет функцию а 1 а гага 3,другой элемент И 3 выполняет функциюаааа где а,аа,а, - соответ"ственно первый, второй, третий и чет. вертый разряды одного из блоков 1.1- 4 1.М, и тогда первый 4.1, второй 4.2и третий 4.3 формирователи выполняютследующие три функции:888203 формула изобретения Составитель Техред С. Ми ицевава Корректор Ьилак ктор Г.Петр Подписно СССР/16НИИПИ Госудпо делам13035, Моск аказ 10 Тираж 618ственного комитетаобретений и открытЖРаушская н филиал ППП "Патент", г.ужгород, ул,Проектная,поступают на формирователь 8, кудапоступают, также контрольные коды сблоков 1.1 - 1.М и в случае несовпадения кодов регистрируется ошибка,Таким образом, в запоминающемустройстве с автономным контролембудут обнаруживаться все ошибки кратностью до четырех разрядов,Технико"экономическое преимущество предлагаемого устройства заключает Ося в его более высокой по сравнениюс прототипом точности автономногоконтроля, достигаемой эа счет возможности обнаружения многократныхошибок. 15 Запоминающее устройство с автономным контролем, содержащее блоки памя- го ти, формирователи сигналов четности и формирователь сигналов ошибки, причем одни из входов блоков памяти соединены с первой числовой шиной, являющейся входомустройства, и одними 25 из входов первого, второго и третьего формирователей сигналов четности, выходы которых подключены к другим входам блоков памяти, выходы которыхсоединены с второй числовой шиной,являющейся выходом устройства, и одними из входов четвертого, пятогои шестого формирователей сигналовчетности, выходы которых подключенык одним из входов формирователя сигналов ошибки, другие входы которогосоединены с выходами контрольных разрядов блоков памяти, о т л и ч а ющ е е с я тем, что, с целью повышения точности контроля, оно содержитдве группы элементов И, причем входыэлементов И первой группы подключенык одним иэ входов, а выходы - к другим входам первого, второго и третьего формирователей сигналов четности, входы элементов И второй группысоединены с одними из входов , авыходы - с другими входами четвертого, пятого и шестого формирователейсигналов. четности.Источники информации,принятые во внимание при экспертизе1. Патент США Н 3573728,кл. 340 - 146.1, опублик. 1971.2. Электронная промышленность,У 5, 1979, с. 20-22 (прототип)