Устройство для вычисления интегра-лов

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик(5)М. Кл.з О 06 Г 7/64 с присоединением заявки МЗ Государственный комитет СССР по делам изобретений и открытий(72) Авторы изобретения В,И. Жабин, В.И. Корнейчук, В.П. Тарасенко и А.А. ЩербинаКиевский ордена Ленина политехнический институтим. 50-летия Великой Октябрьской социалистческбйреволюцииФ(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ИНТЕГРАЛОВ Изобретение относится к вычислительной технике и может быть применено в цифровых моделирующих устрой 1 ствах для вычисления интеграла на интервале (О, Х 1 от функции, представленной многочленом.Известно устройство для вычисления интегралов, содержащее регистр подынтегральной функции, сумматоры и регистр, в котором накапливается результат 1.Однако это устройство имеет большое время вычисления интеграла.Наиболее близким по технической сущности к предлагаемому является 15 устрбйство для вычисления интегралов, содержащее блок управления, накапливающий блок и и решающих блоков, каждый из которых содержит арифметический узел, сумматор остатка, ре гистр остатка, регистр порядка и блок элементов И-НЕ, причем группа ,выходов блока управления соединена группой входов арифметического узла, группа выходов которого подключена 25 к первой группе входов сумматора остатка, вторая группа входов которого соединена с группой выходов регистра остатка, первая группа выходов которого подключена ко входу регист ра порядкаи первому входу блока элементов И-НЕ, группа выходов которого подключена к .соответствующей группе входов накапливающего блока(21Недостатком известного устройства является низкое быстродействие.Цель изобретения - увеличение быстродействия устройства для вычисления интегралов на интервале О, Х от функции, представленной многочленом.Поставленная цель достигается тем, что каждый из и решающих блоков дополнительно содержит К выходных сумматоров и коммутатор, а накапливающий блок содержит два дешифратора, и сумматор, причем первая группа выходов сумматора остатка 1-го решающего блока (где 1 е 1, 2, ,и) соединена с первой группой входов коммутатора того же блока, вторая, третья , (К+1) группы входов коммутатора подключены к соответствующим группам выходов К выходных сумматоров, первые группы входов которых соединены с первой группой выходов сумматора остатка, а вторые группы входов выходных, сумматоров подключены к группе выходов регистра порядка, старшие разряды каждогоиз К выходных сумматоров соединены с соответствующими входами блока элементов И-НЕ, группа выходов которого подключена к четвертой группе входов коммутатора, группа выходов которого подключена к первой группе входов регистра остатка, вто,рая группа входов которого соединена со второй группой выходов сумматора остатка, группы входов накапливающего блока через первый дешифратор, сумматор, и второй дешифратор связаны с группой выходов накапливающего блока.На чертеже изображена структурная схема устройства для вычисления интегралов. 15Устройство содержит блок 1 управления, и решающих блоков 2 и накапливающий блок 3.Блок управления может быть выполнен как кольцевой сдвиговый регистр Щ или как счетчик с дешифратором.Каждый решающий блок 2 содержит арифметический узел 4, ко входам которого подключены входные шины 5, 52, 5 и б., б 62, а также выходы блока 1 управления. Выходы узла 4 подведены ко входам младших разрядов сумматора 7 остатка, ко входам которого со сдвигом на один разряд влево (т,е, в сторону старших разрядов) подключены выходы регистра 8 остатка, выполненного на триггерах с внутренней задержкой, Выходы старших разрядов сумматора 7 соединены со входами выходных сумматоров 9 и 9 и коммутатора 10, соединенного35 со входами старших разрядов регистра 8, а выходы остальных младших разрядов сумматора 7 связаны со входами остальных разрядов регистра 8. Выходы регистра 11 порядка соедине ны со входами сумматоров 9, связан. ных со входами коммутатора 10, причем ко входу сумматора 9 выходы регистра 11 подведены со сдвигом влево на один разряд, Кроме того 45 выход знакового разряда сумматора 7 подключен к управляющему входу регистра 11 и к первому входу блока элементов И-НЕ 12, выполняющего систему переключательных Функций. Ко второму и третьему входам блока 12 подведены выходы знаковых разрядов сумматоров 9 и 9, а с четвертым входом, соединена шина 13 признака инве 1 тирования. Первый, второй и третьей выходы блока 12 соединены соответственно с выходными шинами 14, 14 , 14, блока 2,а три управляющих входа коммутатора 10 связаны соответственно со вторым, первым и четвертым выходом. Накапливающий блок р) 3 содержит сумматор 15, выходы которого через первый дешифратор 16. связаны с выходными шинами 14 всех блоков 2 и входными шинами 17 17 17 начального условия, а выходы трех старших разрядов сумматора 15 через второй дешифратор 18 соединены с выходными шинами 19, 19 ,. 19, накапливающего блока 3. Синхронизирующая шина 20 подключена к цепям сдвига в блоке 1 управления, к управляющему входу узла 4 и к цепям приема кода на регистр,8 во всех блоках 2, и к цепям сдвига сумматора 15 в накапливающем блоке 3.В исходном состоянии (цепи установки исходного состояния на чертеже не показаны) в блоке 1 управления единица находится в крайнем левом положении, В каждом 1-ом блоке 2 в регистре 11 записано число 1, В регистре 8 и сумматоре 15 записаны нули.В, каждом -ом цикле на входные шины 5 каждого блока 2 поступает очередная цифра у числа а.; Х = У (т.е, численного значения в точке Х 1-го члена подынтегральной функции), а на входные шины б поступает очередная цифра х числа Х. В устройстве числа подаются на входные шины и формируются на выходных шинах последовательно, начиная со старших разрядов, в избыточном двоичном коде с цифрами -2, -1, О, +1, +2, причем единица на первой и второй шинах имеют вес соответственно 2 О и 2", а третья шина знаковая. При этом с выходов узла 4 на вход сумматора 7 поступает число, равное у Х + х1 3 5-1) где Х У- числа Х и У, представленные соответственно только 1 и 3-1 старшими цифрами. Это число складывается в сумматоре 7 с содержимым регистра 8 и знак полученной суммы управляет выдачей кода из регистра 11 таким образом, что еслй эта сумма отрицательна, то на сумматоры 9 выдается прямой код числа хранимого на регистре 11, в противном случае выдается дополнительный код. Кроме того, на сумматоры 9 поступает содержимое старших разрядов сумматора 7. Блок 12, анализируя состояние знаковых разрядов сумматоров 7, 9, 9 и шины 13 признака инвертирования вырабатывает управляющий сигнал для коммутатора 10 и очередную цифру 2 результата (т.е, числаЬХ"+" , являющегося численным значением в точке Х 1+1-го члена ,первообразной функции, представленной многочленом), которая,.выдается на выходные шины 14 блока 2. Так, если значения знаковых разрядов сумматоров 7 и 9 совпадают, то формируется цифра результата 2, равная по модулю двум, и коммутатор 10 ко входам старших разрядов регистра 8 подключает выходы сумматора 9, Если предыдущее условие не выполняется, но совпадают значения знаковых разрядов. сумматоров 7 и 9 то Формируется цифра 21, равная по модулю10 15 20 ЗО 35 40 45 Авторское свидетельство СССРВ 469980, кл. 6 Об 1 1/02, 1974.55 2. Авторское свидетельство СССРР 388278, кл. 0 06 1 1/02, 1972(прототип). единице, и коммутатор 10 подключаетко входам старших разрядов регистра 8 выходы сумматора 9 . Если жене выполняются оба предыдущие условия, то формируется цифра 2 , равная нулю, и коммутатор 10 ко входамрегистра 8 подключает старшие разряды регистра сумматора 7. При отсутствии сигнала на шине 13 знакцифры результата 2 формируется рав-.7ным знаку числа на сумматоре 7, впротивном слччае знак 2 противоположен знаку кода сумматора 7. В накапливающем блоке 3 в каждом циклевычисления происходит сложение цифр,поступающих по входным шинам начального условия 17 и цифр с выходовблоков 2. Результат накапливаетсяв сумматоре 15 и в каждом цикле втрех его старших разрядах формируется очередная цифра численного значения интеграла. Схемы 16 служатдля преобразования цифр из прямогокода в код удобный для работы сумматоров (например, дополнительный),а схема 18 на выходе блока 3 - дляобратного преобразования. В концецикла следует. сигнал в шине 20,по которому в блоке 1 единица сдвигается на разряд вправо, во всех блоках 2 в регистры 8 заносится код,сформированный на входе этих регистров, в сумматоре 15 значение знакового разряда записывается в соседний младший разряд, а в остальныхразрядах происходит сдвиг на одинразряд в сторону старших разрядов.Время вычисления интеграла на интервале 0, Х 1 от функции, представленной многочленом, в предлагаемомустройстве не зависит от Х, причемзадержка появления старшей цифрырезультата составляет пять циклов,т.е, для получения значения интеграла с точностью до и разрядов, необходимо выполнить и+5 циклов вычисления.В известных устройствах, времявычисления только одного члена суммы превышает время вычисления интеграла в предлагаемом устройстве, Следовательно предлагаемое устройство по меньшей мере в К раз превосходит по быстродействию известные, 5где К - количество членов суммы,зависящее от заданной точности вычисления и от величины интервала ин,тегрирования.Формула изобретенияУстройство для вычисления интегралов, содержащее блок управлениянакапливающий блок и и решающих, блоков, каждый из которых содержит арифметический узел, сумматор остат ка, регистр остатка, регистр порядка и блок элементов И-НЕ, причем группа выходов блока управления соединена с группой входов арифмети-, ческого узла, группа выходов которого подключена к первой группе входов сумматора остатка, вторая группа входов которого соединена с группой выходов регистра остатка, первая группа выходов которого подключена ко входу регистра порядка и первому входу блока элементов И-НЕ, группа выходов которого подключена к соответствующей группе входов накапливающего блока, о т л и ч а ющ е е с я тем, что, с целью порышения быстродействия; каждый иэ а решающих блокоВ дополнительно содержит К.выходных сумматоров и коммутатор, а накапливающий блок содержит два дешифратора, и сумматор, причем первая группа выходов сумматора остатка 1-го решающего блока (где- 1, 2,и) соединена с первой группой входов коммутатора того же блока, вторая, третья, , (К+1) группы входов коммутатора подключены к соответствующим группам выходовВ1 выходных сумматоров, первые группы входов которых соединены .с первой группой выходов сумматора остатка, а вторые группы входов выходных сумматоров подключены к группе выходов регистра порядка, старшие разряды каждого иэ К выходных сумматоров соединены с соответствующими входами блока элементов И-НЕ, группа выходов которого подключена к четвертой группе входов коммутатора, группа выходов которого подключена к. первой группе входов регистра остатка, вторая группа входов которого соединена со второй группой выходов сумматора остатка, группы входов накапливающего блока через первый, дешифратор, сумматор и второй дешифратор связаны с группЬй выходов накапливающего блока. Источники информации,принятые во внимание при экспертизеКорректор Заказ 4767/72 Тираж 745 ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб, д. 4/Подпис Филиал ППП "Патент", г, Ужгород, улПроектная,Составитель В. ТарасоРедактор Г. Волкова Техред Н.Майорош