Матричный сумматор
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 478304
Авторы: Ещин, Заволокин, Петрова, Юферова, Ясногородская
Текст
ОП ИСАНИЕ ИЗОБРЕТЕН ИЯ Своз Советсюа Саиалистичесюа Республик(1 ц 478304 У СВИДЕТЕЛЬСТВУ АВТО 1) Дополнительное к авт. ид-ву 819772/18-2 И) М. Кл. Я 061 7/385 2) Заявлено 14,07.72 (21) присоединением заявкиавуднрстненный квинтетСавнтв Мнннстрев СССРнв данам неюбретеннйн нткрытнй 3) Приори(5 ТРИЧНЫЙ СУММАТО м управл связаны ны ко вхо ходы которой со вторыми вхо рыми входами д первые входы к ственно с выхо увеличенных на а выходы - свыходного рег 10 тора в сум тра групп раз иэ региемых чидов, матри ами разряпп раэря- олнительний сумм,го разряда рицы 8 ряды реИзобретение относится к вычислительнойтехнике и может быть использовано приразработке арифметических устройств ЭБВМ,предназначенных для ускоренного, сложения чисел, представленных в позиционномкоде с произвольным основанием,Известен матричный сумматор, содержащий регистры групп разрядов суммируемыхчисел, выходы которых соединены соответственно со входами матриц значений переносов между группами разрядов и матрицсумм групп разрядов, выходы которых подключены соответственно к первым входамсхем И, выходы которых соединены совходами выходных регистров групп разрядовсумматора.Бель изобретения - повысить быстродействие устройства.Это достигается тем, что выходы регистров групп разрядов суммируемых чиселсоединены со входами матриц значенийсумм, увеличенных на единицу разряда данной группы, и матриц признаков возможности переносов, выходы которых совмест..но с выходами матриц переносов подклю 1 нюшей матрищт, соответственно дами схем И" и со втоополнительных схем "И", оторых соединены соответдами матриц значений сумм, единицу разряда группы, оответствуюшрми входами На чертеже представлена функциональная схема матричного. сумматораМатричный сумматор состоитстров 1 групп разрядов суммиру5 сел, матриц 2 суммгруппы разрязначений переносов между груйпдов, выходного регистра 4 грудов сумматора, схем И 5 и доп ных схем И 6, матриц 7 значеувеличенных на единицу младшеданной группы, управляющей мат и матриц 9 значений признаков воэможности переносов между группами разрядов.В исходном состоянии все раз 25 гистра 1 групп разрядов суммируемых чисел и выходного регистра 4 групп разрядов сумматора находятся в нулевом состоянии. При поступлении суммируемых чисел ;на регистры 1 с выходов матриц 2 . снит маются значения сумм групп разрядов, с выходов матриц 7 - значения сумм, увеличенных наединицу младшего разряда данной группы подаются на схемы И 5 и 6, находящиеся на входе выходного регистра 4.Одповременно с матриц 3 и 9 сигналы подаются на управляющую матрицу 8, котоРая согласно заданному алгоритму формиРует на выходе управляющее слово. Выходной регистр устанавливается в состояние, соответствующее результату суммирования исходных чисел по значению выходных сигналов матриц 2 и 7 и управляющего слова.Предмет изобретенияМатричный сумматор, содержащий регистры групп разрядов суммируемых чисел выходы которых соединены соответственносо входами матриц значений переносовмежду группами разрядов и матриц суммгрупп разрядов, выходы которых подключе-.ны соответственно к первым входам схемИ, выходы которых соединены со входамивыходных регистров групп разрядов сумматора, о т л и ч а; ю щ и й с я тем, что,с целью увеличения быстродействия, выхо О .ды регистров групп разрядов суммируемых чисел соединены со входами матрицзначений сумм, увеличенных на единицуразряда данной группы, и матриц признаков возможности переносов, выходы которых совместно с выходами матриц переносов подключены ко входам управляющейматрицы, выходы которой связаны соответственно со вторыми входами схем И исо вторыми, входами дополнительных схем о И, первые входы которых соединены соответственно с выходами матриц значенийсумм, увеличенных на единицу разрядагруппы, а выходы - с соответствующимивходами выходного регистра групп разрядов сумматора.478304 Сос ав Н йипослансианРедакор О.Стенина ,И Корректор ина аказ, ,Я д.а ф 679 одписное цни е сПатеитъ, Москва, Г.59, Бережковская наб ПредприяФ . Жсударственного к по делам изобр Москва, 113035 митета Совета Министров СССений и открытийРаушская наб., 4
СмотретьЗаявка
1819772, 14.07.1972
ВОЕННАЯ ОРДЕНОВ ЛЕНИНА, ОКТЯБРЬСКОЙ РЕВОЛЮЦИИ И СУВОРОВА АКАДЕМИЯ ИМ. Ф. Э. ДЗЕРЖИНСКОГО
ЕЩИН КОНСТАНТИН КОНСТАНТИНОВИЧ, ПЕТРОВА СВЕТЛАНА БОРИСОВНА, ЯСНОГОРОДСКАЯ ТАТЬЯНА АЛЕКСАНДРОВНА, ЗАВОЛОКИН АНАТОЛИЙ КУЗЬМИЧ, ЮФЕРОВА ЕВГЕНИЯ КИРИЛЛОВНА
МПК / Метки
МПК: G06F 7/385
Опубликовано: 25.07.1975
Код ссылки
<a href="https://patents.su/3-478304-matrichnyjj-summator.html" target="_blank" rel="follow" title="База патентов СССР">Матричный сумматор</a>
Устройство для коррекции отказов в полупроводниковой памяти
Номер патента: 1049981
Опубликовано: 23.10.1983
МПК: G11C 29/00
Метки: коррекции, отказов, памяти, полупроводниковой
...выходы которых.50 арегистр контрольного кода, триггер, являются выходами блока, а другиеГРуппы сумматоров по модулю два, ре-, . входы и вторые входы элементов.игистр основного проверочного векто 1- девятой группы Являются одними изРа, блок вычисления дополнительного вхОдов блока причем входы элементпроверочного вектора и шестая груп 55 тов ИЛИ третьей группы являются дру-,Па элементов И, входы. которых сое ГиМИ вХОдамИ блока,динены соответственно с другими вн- .Яа фиг. 1 .изображена.функциональ- .ходами блока сравнения и с выходом иая схема предлагаемого устройстватриггера, первый вход которого под , . на фиг. 2 - схема блока вычисленияключен к выходу сумматора по модул 1 з 0 дополнительйого проверочного вектодва, входы которого...
Устройство для ввода-вывода информации
Номер патента: 1116422
Опубликовано: 30.09.1984
Авторы: Новиков, Рафалькес, Шипяцкий
МПК: G06F 3/02
Метки: ввода-вывода, информации
...38 арифметического блока 2);66 - сигнал "Вывод" с переключателя 7 пульта 5 управления (вход 47 , 25 блока 4 управления); 67 - сигнал сброса для счетчиков 25-27 и счетчика 14 (выход 41 блока 4 управления), 68 - временные интервалы, пропоциональные величине выводимого числа (выход 35 арифметического блока 2), 1Устройство работает в режимах ввода и вывода информации.В режиме ввода инФормации оператором устройство работает следующим 35 образом.На пульте 5 управления (фиг.1) с помощью задатчика 6 адреса устанавливается адрес ячейки запоминающего блока 3, в которую необходимо ввести 40 информацию. Блок 4 управления на выходе 44 постоянно Формирует сигнал частотой набора Гн (Фиг.З, диаграмма 54), который поступает на ключи 8-10. При замыкании...
Устройство для автоматической проверки монтажа
Номер патента: 432518
Опубликовано: 15.06.1974
Автор: Изоб
МПК: G01R 31/02
Метки: автоматической, монтажа, проверки
...вход схемы совпадения 11 поступит заире- боту от блока анализа и управления 7 не прищающий уровень, который прекратит на вы- проверке всех без исключения цепей, а тольходе этой схемы выдачу уровня совпадения, 55 ко для конкретизации адресов лишних связейцецспраВных цепей с признаком лишня 51 связь. 1(роме того, блок опроса ошцбок 6 для увеличения скорости работы построен так) чтобы он опрашивал в нисходящей последовательности только те массивы точек анализатора цсци 6, где есть признак лишняя СВЯЗЬ,Блок опроса ошибок содержит анализатор ошибок 1-й (младшей) ступени 14, регистр- дешифратор 1-й (младшей) ступени 16, анализатор ошцбок 2-й ступени 16, регистр-дешифратор 2-й ступени 17, анализатор ошибок п-й (старшей) ступени 18,...
Регулятор температуры полосы на выходе из чистовой группы непрерывного стана горячей прокатки
Номер патента: 564026
Опубликовано: 05.07.1977
Авторы: Дружинин, Закржевский, Мельников, Мурзиков, Сапожников, Щегольков
МПК: B21B 37/74
Метки: выходе, горячей, группы, непрерывного, полосы, прокатки, регулятор, стана, температуры, чистовой
...устройства.Датчик 1 температуры полосы нв входев чистовув группу стана подключен к блоку2 управления, К первым входамсуммируюаих усилителей 3 подключен эадатчик 4 скорости валков 5, в к Выходам - блоки регупироввния 6 скорости венков 5, Первый входодного иэ ключей 7 подключен к выходублока 2 упрввления, второй - к Выходу счет чика 8 прокагвпных полос, попклвченногок Выходу одного нз летчиков 9 нвличияполосы В ввлквх, ВыхОды ключв 7, соединены со входвмн соответсвующих блоковпвмятч 10, Выходы которых подключены 35соответственно к первому и второму входамключей 7. Третьи Входы ключей 7 соединены с выход л логического блока 11, яовходам которого подключены летчики 9.Нв вход блокв 2 упрввления пос-упвет 7сигяал, ропорипо чпь 1 н 1 й...
Устройство для обмена данными между группой каналов ввода вывода и оперативной памятью
Номер патента: 1405063
Опубликовано: 23.06.1988
Авторы: Асцатуров, Василевский, Карпейчик, Мазикин, Пронин, Хамелянский
МПК: G06F 13/00
Метки: ввода, вывода, группой, данными, каналов, между, обмена, оперативной, памятью
...первым входом логических условий блока, единичный и нулевой выходы второго триггера являются выходами перезаписи блока,выход первого триггера соединен с вторым входом пятого элемента И, выход четвертого элемента И соединен с нуле вым входом тре тье го триггера, единичный вход которого соединен с выходом элемента ИЛИ,второй вход которого соединен с вторым входом второго элемента И и с выходом второго триггера, информационный вход которого соединен с выходом первого элемента И, второй вход которого соединен с единичным выходом первого триггера, нулевой вход которого соединен с выходом второго элемента И, второй вход которого соединен с единичным выходом первого триггера, нулевой вход которого соединен с выходом второго элемента И,...
Предыдущий патент: Устройство для сравнения п двоичных чисел
Следующий патент: Устройство умножения чисел
Случайный патент: Состав для дубления кож