Аналого-цифровой преобразователь

рц 580640 ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Соаиалистнческих Респубчнк(23) Приорит Государственный комитет Совета Министров СССР но 15,11.77, Бюллетеньикования описания 10,11.77 43) Опублико 45) Дата опу 3) УДК 621.325(088.8 о делам изобретен и открытий(71) Заявител ензенскии политехническии институ 54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛ 0 Изобретение относится к электроизмерительной технике и может быть использовано в информационно-измерительных системах.Извсстен аналого-цифровой преобразователь следящего типа, содержащий сравнивающее устройство, дешифратор, элементы И и ИЛИ, который имеет переменный шаг квантования по уровню и обеспечивает повышенную скорость отработки входного сигнала 1. Однако такое устройство имеет низкую динамическую точность.Наиболее близким по технической сущности является аналого-цифровой преобразователь, содержащий разностный усилитель, выход которого через последовательно соединенные фиксатор и блок пороговых элементов подключен к дешифратору, три регистра, сумматорвычитатель, подключенный через цифро-аналоговый преобразователь к входу разностного усилителя, три элемента И - ИЛИ - И, входы которых соединены с выходами соответствующих резисторов, подключенных к выходу дешифратора, а выходы подключены к соответствующим входам элемента ИЛИ, выходы которого соединены с входами сумматора-вычитателя, синхронизация работы которого осуществляется устройством управления 2.Недостатком такого устройства является низкая динамическая точность и помехоустойчивость процесса преобразования. Целью изобретения является повышениединамической точности и помехоустойчивости преобразователя.Указанная цель достигается тем, что в ана лого-цифровой преобразователь, содержащийцифро-аналоговый преобразователь, вход которого соединен с выходом первого сумматора-вычитателя и с входом первого регистра, а выход соединен с первым входом разностного 10 усилителя, второй вход которого соединен свходной шиной, выход разностного усилителя через фиксатор соединен с входами блока пороговых элементов, выходы которого через дешифратор соединены с входом второго регистра, выход которого соединен соответственно с первым входом первого сумматора вычитателя, с входами первого элемента И - ИЛИ - И и третьего регистра, выход которого соединен с входами второго элемента И - ИЛИ - И 2 и четвертого регистра, выход которого соединен с входом третьего элемента И - ИЛИ - И, выходы первого, второго и третьего элементов И - ИЛИ - И соединены с соответствующими входами элемента ИЛИ, дополнительно введены два регистра, два элемента И - ИЛИ - И, сумматор-вычитатель, причем выход элемента ИЛИ через дополнительный сумматор-вычитатель соединен со вторым входом первого сумматора-вычитателя и с входом первого дополнительного регистра, выход которого черезпервый дополнительный элемент И - ИЛИ - И соединен с третьим входом элемента ИЛИ и с входом второго дополнительного регистра, выход которого через второй дополнительный элемент И - ИЛИ - И соединен с пятым входом элемента ИЛИ.Структурная схема аналого-цифрового преобразователя приведена на чертеже.Устройство содержит цифро-аналоговый преобразователь 1, разностный усилитель 2, фиксатор 3, блок пороговых элементов 4, дешифратор 5, регистры 6 - 10, элементы И - ИЛИ - И 11 - 15, элемент ИЛИ 16, сумматоры-вычитатели 17, 18 и регистр 19.Принцип работы преобразователя состоитв том, что в начале каждого такта преобразования производится оценка разности между преобразуемой и уравновешивающей величинами. Значение приращения уравновешивающей величины, вводимого в данном такте вычисляется путем алгебраического суммирования результатов оценок трех разностей и значения приращения уравновешивающих величин в двух предыдущих тактах,преобразования с учетом весовых коэффициентов. Разностный усилитель 2 выделяет и усиливает эту разность. Фиксация разности фиксатором 3 и затем опрос блока пороговых элементов 4, дешифрация блоком 5 унитарного кода, образующегося на выходах блока пороговых элементов, и занесение в регистр 6 двоичного кода, являющегося числовым эквивалентом разности, производится в момент времени, совпадающий с началом такта преобразования. Регистры 7 и 8, предназначенные для хранения двоичных кодов, являются числовыми эквивалентами разностей.Элемент И - ИЛИ - И 11 позволяет осуществить суммирование двоичного кода с содержимым сумматора-вычитателя 17 в два приема: со сдвигом на один разряд влево и без сдвига в прямом коде, что соответствует умножению на три. Элемент И - ИЛИ - И 12 позволяет осуществить суммирование двоичного кода со сдвигом на один разряд влево и без сдвига в обоих случаях с инверсией, что соответству.ет умножению на три, Суммирование кодов выполняется элементами И - ИЛИ - И 13 и 15 без сдвигов в прямом и инверсном коде, что соответствует умножению на +1 и- 1. Элемент И - ИЛИ - И 14 позволяет осуществлять суммирование двоичного кода со сдвигом влево на один разряд, что соответствует умножению на два. Элемент ИЛИ 16 позволяет осуществлять коммутацию выходов элементов И - ИЛИ - И 11 - 15 к входу, сумматора-вычитателя 17, После осуществления всех операций суммирования, в,сумматоре-вычитателе 17 образуется двоичный код;приращения уравновешивающей величины, который затем суммируется с содержимым сумматоравычитателя 18. Уравновешивающая величина 10 15 20 25 30 35 40 45 50 55 60 4образуется на выходе аналого-цифрового преобразователя при поступлении на его вход нового числового значения кода с сумматора-вычитателя 18,К концу такта преобразования двоичный код из регистра 7 переписывается в регистр 8, а из регистра 6 двоичный код переписывается в регистр 7, регистр 6 подготавливается для принятия новой информации в начале следующего такта, в тоже время информация из регистра 9 переписывается в регистр 10, а регистр 9 подготавливается для принятия двоичного кода приращения уравновешивающейвеличины, сформированной в данном такте.Введение новых функциональных узлов и связей позволяет повысить динамическую точность и улучшить помехоустойчивость. Формула изобретенияАналого-цифровой преобразователь, содержащий цифро-аналоговый преобразователь, вход которого соединен с выходом первого сумматора-вычитателя и,с входом первого регистра, а выход соединен с первым, входом разностного усилителя, второй вход которого соединен с входной шиной,выход разностного усилителя через фиксатор соединен с входами блока пороговых элементов, выходы которого через дешифратор соединены с входом второго регистра, выход которого соединен соответственно с первым входом первого сумматоравычитателя, с входами первого элемента И - ИЛИ - И и третьего регистра, выход которого соединен с входами второго элемента И - ИЛИ - И и четвертого регистра, выход которого соединен с входом третьего элемента И в ИЛИ в, выходы первого, второго и третьего элементов И в ИЛИ в соединены с соответствующими, входами элемента ИЛИ, о тл ич а ю щи й с я тем, что, с целью повышения динамической точности и помехоустойчивости преобразователя, в него дополнительно введены два регистра, два элемента И в ИЛИ в, сумматор-вычитатель, причем выход элемента ИЛИ через дополнительный сумматор-вычитатель соединен со вторым входом первого сумматора-вычитателя и с входом первого дополнительного регистра, выход которого через первый дополнительный элемент И - ИЛИ - И соединен с третьим входом элемента ИЛИ и с входом второго дополнительного регистра, выход которого через второй дополнительный элемент И - ИЛИ - И соединен с пятым входом элемента ИЛИ. Источники информации,принятые во внимание при экспертизе изобретения 1. Патент США, Мо 3710377, кл. 340-347,11.01.71. 2, Авторское свидетельство СССР Мо 486470,кл. Н ОЗК 13/02, 30.10.73,580640 оставитель А. Титов Корректор Н. Аук Заказ 2460/9Н одписн ипография, пр. Сапунова едактор В, Смирягина Техред Н. Рыбк Изд.888 Тир осударственного комитета Советапо делам изобретений и отк 113035, Москва, Ж, Раушская ж 1080Министров СССытийнаб., д. 4/5