Устройство для вычисления квадратного корня из частного и произведения двух аргументов

(51) М, Кл. С 06 Ф 7 соединением заявки У Государственный комете Воаета Миннстроа СССР ао делам изобретений н открытий(088.8) Опубликовано 05.06.76.Бюллетень 1 (45) Дата опубликования описания 16.09.7(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ ИЗЧАСТНОГО И ПРОИЗВЕДЕНИЯ ДВУХ АРГУМЕНТОВИзобретение относпитепьн техники ивано дпя аппаратурнораммы вычисления элспециализированных Цзапятой. 1 тся к области вычисможет быть испольэореапкзации подпрогементарных Функций в ВМ с фиксированной 5 10"; ьи пзобретениябысгосдействия стоссного вь:.ч 1",пения квв,:;,м -,го,1 .-,:.;Изведения,зпяется повь.ц" ениева дпя одновременного корня иэ частт, из го и п лечения квадратного кори оизведения основан наентных соотношениях для1 счисления, обеспечиваюостую структуру реалиэая цепь достигает ч,.: .е, ,женное устройс содержит э.:емент анализ кот;"тельные сдвигаюшие ледуюг и воичной ших наибо ии;рекуристеее пр я за счет того, тво .цополнитель сходимости, наегистры и одно",.:вместно устройство д.я вычисления кк,вратного кори;, содержашее накопительные сцвигаюшие реги:трь:, регистр памяти, блок управления элемент анализа знака и од норазряюп "е комбинационные сумматоры.Н достатком известного устрайс"ва яв ляютс.т .9. и, епьные затраты времени дпя одновременного вычисления квацратного к в :.с тз частного и произведения,цвух разряцный комбинационнвй сумматор. Управпяюший вход одноразрядного комбинационного сумматора второго псевдоумножитепясоединен с выходом накопительного сдвигаюшего регистра второго аргумента, аосновной вход этого сумматора - с выходом предпоследнего разряца накопительногосдвигаюшего регистра второго псевдоумножителя, выход которого соединен с управ-ляющим входом оцноразряцного комбинационного сумматора псевдоделителя. Третийвход этого сумматора соединен с выходомнакопительного сцвигаюшего регистра второго аргумента. Выходы всех разрядов накопительного сцвигеюшего регистра псевдоделителя соединены с вхопами элементаанализасхоцим-,сти, выход которого соединен с входом сброса элемента управления, 517021-х 7 2 , 3;"Я,2 Я -ъх/УВсе указанные, вычислительные операциидмогут быть реализованы в структуре, со.цержащей три накопительных сдвигающихрегистра, три Одноразрядных сумматора и Иряд регистров сдвига,На чертеже представлена блок-схемаУстройствадля получения квадратногокорня из частного и произведения, гдеобозначены накопительный сдвигающий ре 2 Огистр 1 первого псевдоумножителя длязначения квадратного кориа из частного;одноразряднье.сумматоры 2, 3 на двавхода; одностороннюю память 4, накопительный регистр 5 . второго псевцоумножитела для значениа квадратного корня изпроизведения: сдвигающий регистр 6, вход.4ной регистр 7 аргумента 1 накопитель.ный сдвигающий регистр 8 псевдоделитэля;одноразрядный сумматор 9 на три входа;элемент анализа знаиа.псевдочастного 10,элемент анализа сходимости очередногоприближения аргумента 11 и элемент управления 12.Параллельно-последовательная,структура устройства обладает относительно высокой однородностью и состоит из стандартных цифровых элементов одноразрядных сумматоров на два и на три входа, сдвигаю- ОРщих регистров, элементов совпадэния, односторонней памяти и,элементов управления.Значение аргумента Х (,причем 0 4 Х 1)заносится в регистр 8, состоящий из( Ф + Ф) разрядов, где 1 - число 45разрядов аргумента, йъ - число дополиительных разрядов для компенсации погрешности.Значение аргумента У (причем дляданной записи ащоритма 1У.Д) заносится,во входной й - разрядный регистр 7, содержимое которого сдвигается(В + б 7)-разрядным регистром 6 л подается на управляющий вхоц 13 сумматора 3и оцновременно на третий вход сумматора 559,Иыхоц предпослецней ячейки накопительного регистра 5 второго псевдоумножптеля подан на основной вход Одноразрядногосумматора 3, выход которого подкасчен 60 ско вхоцу накопительного регистра 5. Выход регистра 5 подключен к входу 13 однб)азряцног о сумматора 9.К основному входу сумматора 9 поцключен выход накопительного сдвигаю- щего регистра 8 псевдоделителя,к входу которого подключен выход суммаго- , ра 9 псевдоделителя. Знаковый разряд накопительного сдвигающего регистра 8 псевдоделителя соецинен с элементом 3.0 анализа знака псевцочастного. Выход элемента 10 анализа знака соединен с управляющими входами всех сумматоров. Выходы всех ячеек накопительного сдвигающего регистра 8 псевдоделитела со единены с параллельными,входами элемента анализа сходимости 11, выход которого соецинен с входом сброса элемента управр ления 12.Выход регистра 1 первого псевдоумножителя соединен с основным входом сумматора 2, выхоц которого соединен с входов регистра первого псевдоумножителя,Ко входу 13 сумматора 2 подсоединен выход односторонней памяти, в) которой1( хранятся константы вида 2 (+1 где=0,1 ВУправление процессом вычисления путем подачи соответствующих тактовых сдвигаопих импульсов, осуществляется элементомуправления 1 2.Г 1 араллельно-последовательная структура определяет параллельное вычисление приве денных рекуррентных соотношений алгоритма, каждое из которых вычисляется последовательно, и каждой итерации ,за (В, + Ю) тактов, фЧисло итераций для требуемой точностивычисления (10-16 дв. Разряцов) при решении задач управления на единицу больше числа разряцов. В первой итерации из соцержимого юкопительного сдвигающего регистра 8 лсевдоделителя вычитается; сдвинутое,на разряда вправо от двоичной запятой значе-ния второго аргумента У. По знаку полученной разности определяется в элементеанализа знака псеццоделимого очередная цифрапсевдочастного в специальном элементе счисления (+ 1, - 1 ). Если очеред. -ное прчближение значения аргумента большесамого аргумента Х, то разность в Регис- ре псевдоделения меньше нуля, и очередная (на следующей итерации) цифрапсездочастного Равна -1, При этом в огас .разрядных сумматорах 2 и 3 выполняется Операция вычитания, а по управляющемувходу трехвходОэого сумматора 9 - Операция сложения.(первого) и , 5 (второго) псевдоумножителей содержимое равно нулю. В первой итерации в регистр 1 первого псецпоумножителя записывается с соответствующим энаком значение первой константы ( 2 ),щвторого аргумента У, Процесс псевдоумчожения аналогичен умножению и необходимдля преобразования очерепной цифры цсевдочастногов двоичную систему фсчисления значений квадратного корня.иэчастного (регистр 1 ) и произвепения (регистр 5).При значении очередного приближенияаргумента меньше действительного Х очередная цифра псевпочастного О . = +1,и перемены операций в сумматорах не преисхопит.Процесс вычисления квжпой итерацииповт:ряется ( 5 + 1 ) раз. В конце процеоса в-:.и "ления в регистрах 1 и 5 записаны .значения указанных функций,Быстродействие предлагаемого устройствас параллельно-последовательной:. структурой определяется в тактах соотношениемьГ.;. 2 (,",+ р ) и значительно большечем , и использовании известных .уст- .ройств,Для лодавляюшего большинства эначе- щний аргу дентов точное значение вычисляемых функций получается при числе итера-ц;: меньше ( Ф + 1;, Для сокрашения времен вычисления в структуру введен элемент внпиэа .",ходимссти 11, препставляю 35пий собойэлемент сравнения с нулем со-держимого регистра 8 псевподелителя,Р случае когда все разгяпы регистра 8псеьподелителя незнавшие, с выхода элемента анализа выдается сигнал сброса401".сгановки) элемента управения на следуюшей герации, чем достигается асинхренн,. й режим элемента управления, Например при Х = 0,5 и У1,0 для получения точного значения функции необходима 43ель. о ада чтервция. Для четырх. значе, ний аргументов необхопимы две итерации Й т.,п.Значение квапрвтного корня из произве,дения в накопительном регистре 5 псевдоумножителя в конце процесса сдвинутовправо на ( И + 1 ) раэряпов, поэтому ,пвоичная запятая при чтении также пере,носится вправо на ( Ю + 1 ) разрядов , структурным путем, Формула изобретенияУстройство,пля вычисления квадрат,ного корня из частного и произведения двухоаргументов, содержащеенакопительные, сдвигаюшие регистры и регистр памяти, управляюшие вхопы которых соепинены ссоответствуюшими выхопами блока управ-ления, одноразряпные комбинационные,сумматоры, управляющие входы которыхсоединены с выходом элемента анализазнака вход элемента анализа знака соеди-нен с выхопом знакового разрцЩа накопи-, тельного сдвигаюшего уегистра псевдо, делителя, о т л и ч а ю ш е е с я тем, 1что, с целью повышения быстродействия, , оно дополнительно сопержит элемент ана, лиза сходимости, накопительные спвигаюшие регистры и однорвзряпный комбинационный сумматорпричем управляющий входопноразрядного комбинационного сумматора второго псецпоумножителя соединен с выходом накопительного сдвигаюшего регистра второго аргумента, в основной вход этогосумматора - с выхопом предпоследнего рвзряпа накопительного спвигаюшего регист ра второго псевдоумножителя, выход кото рого соединен с управляюшим входом одно-. разряпного комбинационного сумматора псевподелителч; третий вход этого сумматора соединен с выходом накопительногб сдви-гаюшего регистра в.орого аргумента; выхопы всех разряпов накопительного спвигаьюшего регистра псевдопелителя соединены со входами элемента анализа сходимости,1выход которого соединен со вхопом,сбруи д ,блока управления.517021. ед" рЛ Х Ти рак 8 квэ 5979 Ивд, Ж одписиое ов СССР ЦНИИПИ Государственного комитета Совета Мпо делам изобретений и открытий Иосква, 113035, Раушсквя иаб., 4 Филиаа РПП фПатент, г. Ужг ктная, 4 Составителв И д еватехред И.Кар д .Ова Корректор Л,д,есо