Мультиплексный канал

с присоединением заявки (23) ПриоритетГосударственный комитет Совета Мнннстров СССР оо делам нзобретеннй и открытий(45) Дата опубликования описания 16,09.76 т 2) Авторы Р. М, Аверьяном, Г, Г. Исаем, В. П, Качков, Н. А. Мальцев, изобретения Л. А. Сенчуки О. Н, Яловега явитель МУЛЬТИПЛЕКСНЫЙ КАНА огОннйх,турная схеиг 2 На фиг. 1 представлена струк ма мульте".лакского канала; на ф схема блока коммутации; на фиг. блока установок. Устройство сост ного канала 1 и процсхе оит из мультиплекоессора 2. Детное изобретение относится квычислительной технике, в частности к организации струйтур мультиплексных каналов микропрограммных вычислительных марин,Известны мультиплексные каналы, содеял жащие блок управления канала, входной н выходной инфОрмационные регистры, вход."Ой и выхОдной регистры управления интеррей;,Ом, блок сборки регистров и блок койтроляаб. гы канала. 16Цель изобретения - повышение быстродействия устройства.Г(редлагаемый мультиплекскый канал до, полкьпеа=но содержит блок коммутации и блок устал.явок, первый и второй входы кос 1 и т ого ссуд;ценны соответственно с выходом ока правления и выходного регистра уп- эвленип пнтерфейсом Один из входов ко торого под,счен к выходу блока устано;октре- ю. его вход соедичен с соответстг р нуащям,лтравляющим входом устройства. еетвж сый вход блока установок и первый вход бло.коммутации подключены ко входу управ;: г:.щей информации, второй и третий входы блока коммутации соединены с соотго ветствуютцими выходами фблока управленияканала и выходом входногоинформационного регистра соответственно, четвертый ипятый входы блока коммутации подключенык, адресному иинформационному входакустройстм соответственно, первый и вторсфвыходы блока коммутации соединены совхбдом выходного иьформационного регистрра и с информационным выходом устройсява соответственно. Это позволяет повьижть быстродействи канала благодаря использованию отдельн информационного потока для передачи да ускорению коммутации информационных ши и возможности частичного совмещения ра боты других устройств вычислительной ма шины во время выполнения циклов передачи данных через мультиплексный канал.517002 При готовности устройства ввоца-вывода принять или передать первый (очередной) байт ценных мультиплексный каналперецает в процессор запрос нв обслуживв ние, который через соответствующую входную управляющую шину 41 процессора по 3Мультиплексный канал содержит блокуправления 3, вхоцной информационный регистр 4, выходной информационный регистр5, вхоцной регистр управления интерфейсом6, выходной регистр управления интерфейсом 7, блок сборки регистров 8, блок контроля работы канале 9, блок коммутации 10,блок установок 11,В состав процессора входят оперативнаяпамять 1 2, блок микрощюграммного управления 13, арифметическоэлогическое устройство 14, блок регистров 1 5.Блок коммутации соцержит схему коммутации выходных информационных шин прсцессора 16, схему коммутации вхоцныхинформационных шин 17.В схему коммутации 16 (фиг, 2) вхо,цят схемы "И 18-20, схема "ИЛИ 21.Схема коммутации 17 состоит иэ схемы "НЕ" 22 и схем "И 23, 24.Схема блока установок (фиг, 3) состоит иэ выходного регистра управлении интерфейсом 7 и блока установок 11. Перваяиэ низ содержит триггер приема передачи25, триггер остановв ввоца-вывоца 26,триггер зацепления по данным 27, схему"ИЛИ 28, схему "ИЛИ" 29. В состав второй входят схема установки триггера 30,схема установки триггера 31, схема установки триггера 32, состоящая из схем "И33 и 34 и схемы "НЕ" 3,5, а также схема "НЕ" 36.Мультиплексный канал 1 предназначендля подключения к процессору 2 микропрограммной вычислительной машины сравнительно медленнодействующих устройств ввода-вывода и управления передачей информации между ними и процессором.Работает мультиплексный канал следующим образом.Операция ввоца-вывода в канале начинается по определенной команце, которая задает адрес канала и устройства ввода-вывода и при помощи управляющих слов указывает код команды, начальный адрес данных, количество передаваемых по этойкоманде байтов данных, управляющие признаки и ключ защиты памяти.Канал формирует управляющее словодля каждой операции ввода-вывода и хра-,нит его в специальной области оперативнойпамяти 12, называемой мультиплекснойпамятью.Управляющая информация передаетсямежду процессором 2 и мультиплекснымканалом 1 через арифметическоэлогическое устройство 14, его выходные информационные шины 37, блок коммутации 10, атакже через блок сборки регистров 8 ивходные информационные шины 38 устройсЬ 4вв 14, При этом указанный в микрокоманде признак регистра, в который необходимопринять или из которого необходимо передать информацию, перецеется из блокамикропрограммного управления 13 черезвыходные управляющие шины 39 процессора в блок управления канала 3, которыйподключает,.:лденный в микрокоманде регистр к блоку сборки регистров 8 или выходкой информационный регистр 5 каналак выхоцным информационным шинам 40арифметическо-логического устройства 14через блок коммутации 10.Получив необходимую управляющую ин.формацию, канал 1 выполняет начальнуювыборку вцресуемого устройства ввоце-вывода, При этом передачей ецресв устройства ввода-вывода, кода команды и байтаначального состояния адресуемого устро.стовв управляют вхоцной и выходной регистры управлении интерфейсом 6 и 7 соотвественно. Установка соответствующих триггеровв этих регистрах производится микропрограммно или аппаратными средствами. После окончания начальной выборки устройства ввода-вывоцв канал сообщает процессору ореэультвтвх попытки начать ввод-вывод(путем установки соответствующего кодарезультата) и, кек правило, освобождаетпроцессор,цля выполнения,цругих комвнц,в том числе и команд обращения к другимустройствам, Дальнейшим выполнением операций ввода-вывода управляет мультиплексный канал 1,ступает в блок микропрограммного управления 13. По этому запросу приостанавливается выполнение текущей микропрограммы после завершения очерецного цикла обращения к оперативной памяти, если процеосор не выполняет более приоритетных, микропрогрвмм,и выполняется определенная микропрограмма, которая.- запоминает состояние адресных и информационных регистров процессоре;- считывает управляющее слово из соответствующего подканвла мультиплексной памяти;- выполняет циклы передачи информации между оперативной памятью процессора и устройством вводе-вьвоце;- моцифицирует ацрес денных и счетчик байтов на количество переданных байтов;Ганализом четности адреса оперативной памяти. Кроме того, использование отдельного информационного потока для передачи байтов данных межцу мультиплексным каналом 1 и оперативной памятью 6 12 позволяет испольэовать арифметическологическое устройство для модификации адреса данных и счетчика байтов одновременно с передачей информации и, следовательно, повысить быстродействие канала. 39Выполнение циклов передачи данных ускоряется также благодаря комбинированному (микропрограммно епаратному) управ лению передачей данных межцу каналом 1 и устройством ввода-вывода блоком устансьвок 11, пример реализации которого приведен на фиг, 3. Этот блок содержит схему 30 установки триггера 25 приема- передачи регистра 7, схему 31 установки триггера 28 останова ввода-вывода регист О ра 7 и схему 32 установки триггера зацепления 45 по данным регистра 7.В кажцом цикле передачи данных при готовности канала принять или передать очередной байт данных (в ответ на требование устройства ввода-вывода) триггер 25 приема-передачи в выходном регистре управления интерфейсом 7 устанавливается в единичное состояние через схему установки, 30 и схему "ИЛИ 28 при цомоши блока 36 управления канала 3, в.зависимости от состояния счетчика байтов для данной операции, Триггер приема-передачи 25 устанавливается в единичное состояние в том случае, если счетчик байтов не равен нулк ЗЬ (т, е если нет сигнала на шине 83 нулевого счетчика байтов и на выходе схемы НЕ" 36 установлен разрешающий для установки триггер 25 сигнал "Счетчик не равен нулю"). После ответа устройства ввода-вывода об окончании приема-передачи байтаданных триггер 25 переводится в нулевоесостояние (цепи установки триггеров регистра 7 в нулевое состояние на фиг. 3не показаны), 45циклы передачи данных повторяится.дотех пор, пока устройство ввода-вывода не закончит выполнение операции вводавывода или пока содержимое счетчика байтовдля текущей операции ввода-вывода не ЗОстанет равным нуао. В последнем случаев ответ на готовность устройства вводавывода принять или передать очереднойбайт данных канал Х устанавливает в единичное состояние триггер останова вводавывода 26 через схему установки 31 исхему ФИЛИ 29; если не установлен и едйничное состояйие триггер зацепления по,данным 27 который на время выполненияциклов передачи данных отражает состояние фф признака зацепления по данным, указанногоцля пенной операции ввода-вывода в соответствующем подканале мультиплексиой памяти.Триггер 27 устанавливается в единичноесостояние (при считывании управляющегослова, содержащего этот признак, и загрузке его в регистры процессора) при помощи блока управления канала 3 и схемы32 установки, состоящей из схем "И 33,.34 и схемы "НЕ 35. Триггер 27 устанавливаетса в единичное состояние через схему "И 33 по единичному состоянию признака зацепления по данным в управляюшемслове устройства, поступающем в каналпо одной из выхоцных информационных шин40 арифметически-логического устройства,или в нулевое состояние через схему "И34 если этот признак не установлен,По единичному состоянию триггера остенова ввода-вывода 26 устройство вводавывода прекращает формирование запросовна передачу данных и передает в каналспециальный байт информации, отражающий состояние устройства в момент останова операции ввоца-вывода,Триггер 26 переводится в нулевоесостояние после того, как устройствоввода-вывода сообшает каналу о выполнении команцы Остановить операцию вводавывода.1Для становки триггеров 25 и 26в единичное состояние используются специальные разряды микрокоманд, что позволяет параллельно с управлением перецачеданных выполнить другие функции при помощи арифметическо-логического устройстваеформула изобретенияМультиплексный канал, соцержаший блок управления канала, входной и выхоцной информационные регистры, входной и выхоцной регистры управления интерфейсом, блж сборки регистров, входы которого подключены соответственно к выходам входного и выходного регистров управления интерфейсом, к выходу входного информационного регистра и к выхоцу блока контроля работы канала, подключенному ко входу блока управления канала, выхоц блока сборки регистров соединен с соответствующим выходом канала, входы блока контроля работы канала соединены соответственно с выходами выхоцного регистра управления интерфейсомвыходного информационного регистра, подключенными к соответствующим выходам канала, и со входами вхоцного регистра упражняя интерфейсом,8входного информационного регистра, поаключенными к соответствующим входам канала, управляющие вхоаы входного регистра управления интерфейсом и входного информационного регистра поаключены к соответствующим выходам блока управления канала р сое аиненного с управляющими вищами и выхоавми канала, о т л ич а ю ш и й с я тем, что, с целью повьпыения бь стродействия, в него введены блок коммутации и блок установок, первый и второй Входю которого соедчиены соот ветственно с выхоаами блока управления канала и выходного регистра управления интерфейсом, один нз входов; которого подключен к выхоау блока установок, третий Рхоа которого сицянел с соответствующим управляющим вхоаом устройства, четвертый вход блока установок н первый вхоаблока коммутации подклю:.ены ко входу уп равлякнцей информации, второй и третийвходы блока коммутации соединены с сски ветствующими выходами блока управленияканада и выходом входного информационногоре", истра соответственно, четвертый и пя 1 а,тый вхоаы блока коммутации подключены к,адресному и информационному вхоаам уст,ройства состветстэенно, первый и второйвыходы блока коммутации соединены совхоаом выхоаного информационного регистр ра и с информационным выходом устройст, ва соответственно., Рожкова Я Тнрак 864Подписное аказ 9 ЦНИИПИ дарственного комитета Совета Министров ССС по делам изобретений ы открытийМосква, 113035, Раушская наб., 4 Фщиад ЛЛЛ Патентф, г. Ужгород, ун. Проектная, 4