Цифровое вычислительное устройство”

О П И С А Н И Е 368606ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советскиз Социалистических РеспубликЗависимое от авт. свидетельстваМ. Кл. 6 061 1,3/08 Заявлено 29.И.1971 ( 1674989/18-24) с п соединением заявкииоритет Комитет ло аелам изобретений и открытий лри Совете Министров СССР. А. Петров и Д. В. Пузанков Ленинградский ордена Ленин имени В. И, УльЗаявите лектротехнический институова (Ленина) ИфРОВОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО 20 Изобретение относится кустройствам.Известно цифровое вычислительное устройство, содержащее оперативный магнитный накопитель с линейной выборкой, к разряд ным шинам чтения которого подключены усилители считывания, а выходы усилителей подсоединены к первым входам поразрядных схем сдвига И, вторые входы которых объединены и подключены к блоку управле ния; разрядные формирователи записи и считывания, выходы которых подключены к соответствующим шинам записи и считывания накопителя; адресный дешифратор, выходы которого подсоединены к первым входам со ответствующих адресных схем И, выходы которых через адресные формирователи записи и считывания подключены к адресным шинам записи и считывания соответственно; триггерный регистр слова и логические схемы ИЛИ.Описываемое устройство отличается от известного тем, что оно содержит в каждом разряде первый и второй элементы задержки, входы которых подключены соответственно к 25 выходу усилителя считывания и к выходу схемы сдвига И данного разряда, выходы первых элементов задержки соединены через схемы И с нулевыми и единичными входами триггеров регистра слова, выходы кото- ЗО рых подключены к первым входам разрядных схем И, вторые входы которых соединены с соответствующими выходами блока управления, связанными со входами управляющих схем ИЛИ, выходы которых подключены ко вторым входам соответствующих адресных схем И, выходы схем И сдвига соединены со входами схемы ИЛИ, выход и дополнительный вход которой, подключены к блоку управления, выходы элементов задержки второй группы подключены к единичным входам триггеров регистра слова. Это позволяет упростить устройство, повысить его быстродействие и надежность.На чертеже изображена блок-схема цифрового вычислительного устройства.Устройство содержит оперативный магнитный накопитель 1 с линейной выборкой, числовые линейки 2 которого выполнены на тороидальных сердечниках 8 с ППГ и прошиты адресными шиназти записи 4, адресными шинами считывания 5, разрядными шинами записи б, разрядными шинами чтения 7 и разрядными шинами считывания 8, усилители считывания 9, выходные схемы И 10, поразрядные схемы сдвига И 11, первые элементы задержки 12, схема нулевого входа 1 Л 18, схемы единичного входа И 14, вторые элементы задержки 15, триггеры 1 б регистра слова 17, разрядные схемы И 18, раз3рядные схемы ИЛИ 19 разрядные формирователи считывания 20, разрядные формирователи записи 21, логические схемы ИЛИ 22, адресные формирователи записи 23, адресные,формирователи считывания 24, адресные схемы И 25, адресный дешифратор 26 со входами 27, схему ИЛИ 28, логические схемы ИЛИ 29, управляющий триггер 30, элемент задержки 31, элемент запрета 32, выходы 33 схем И 10, входы 34, выходы 35 - 54 блока управления 55.Устройство работает следующим образом.В исходном состоянии в регистре слова 17 хранится входное слово х(х х; х), а в каждой числовой линейке 2 накопителя 1 - некоторое слово у(уп, , уьУ)где х; - 1-ый разряд входного слова, хранящийся в 1-ом триггере 16 регистра слова 17;у; - -ый разряд слова, хранящийся в-ом сердечнике 3 данной числовой линейки 2 накопителя 1;а - количество разрядов.х;=1 - разрядные сигналы возбуждения спрямых выходов триггеров 16, находящихся в состоянии 1;р; - реализуемая 1-ым тороидальнымсердечником 3 избранной числовой линейки 2 переключающая функция, значение которой соответствует состояниям этого сердечника после воздействия на него разрядного сигнала х; или х, при условии, что исходное состояние сердечника соответствовало значению уд; - реализующая -ым тороидальнымсердечником 3,избранной числовой линейки 2 переключательная функция, значение которой получается на -ой разрядной шине чтения 7 в момент воздействия разрядного сигнала х, или х; - на данный сердечник 3 с исходным состоянием у;, причем единичному значению, функции д; соответствует наличие импульсного сигнала на 1-ой разрядной шине чтения 7, а нулевому - его отсутствие;г; - переключающая функция, реализуемая в -ом триггере 16,регистра слова 17 после воздействия на его нулевой или единичный вход сигналов с с первого элемента задержки 12.Операция над входным словом и словом в выбранной числовой линейке выполняется при поступлении соответствующих сигналов на шины 35 - 51 блока управления 55. Временная задержка вторых элементов задержки больше, чем первых.,Суммирование происходит следующим образом.Сигнал начала операции поступает с шины 43 па вход элемента задержки 31 и далее через логические схемы ИЛИ 29 на управляющие шины 48 и 50. При этом с единичных выходов тех триггеров 16 регистра 17 слова,5 10 15 20 25 30 35 40 45 50 55 60 65 которые находятся в состоянии 1, через разрядные схемы И 18 и разрядные схемы ИЛИ 19 на входе разрядных формирователей записи 21 проходят разрядные сигналы возбуждения х;=1. Одновременно через логическую схему ИЛИ 22 и адресную схему И 25 возбуждается адресный формирователь записи 23 той числовой линейки 2, которая выбрана адресным дешифратором 26. Под действием разрядных и адресных полу- токов записи сердечники 3 тех разрядов, в которых х;= 1 переходят в 1, а сердечники 3 разрядов, в которых х,=1, остаются в исходном состоянии, т. е. в каждом разряде выбранной числовой линейки сердечники принимают состояния, соответствующие результату логической операции дизъюнкции р,=хну;, Одновременно на каждой разрядной шине чтения 7 появляется сигнал, соответствующий выполнению в данном разряде операции запрета д;=х;Лу,. Эти сигналы, прошедшие через усилитель чтения 9, задерживаются первыми элементами задержки 12 на время т 2 и через схемы И нулевого входа 13 поступают на нулевой вход триггеров 16 регистра слова 17. В результате на регистре 17 реализуется операция конъюнкции г;=х; Ду;.Через время т 2 на выходе элемента задержки 31 появляется сигнал, который устанавливает управляющий триггер 30 в 1 и через схему ИЛИ 28 поступает на вход элемента задержки 31. Сигнал с выхода управляющего триггера 30 через логические схемы ИЛИ 29 подается на выходы блока управления 44, 48 и 51. При этом с единичных выходов тех триггеров 16 регистра слова 17, которые находятся в состоянии 1, через разрядные схемы И 18 и разрядные схемы ИЛИ 19 на входы разрядных формирователей считывания 20 проходят разрядные сигналы возбуждения х;= 1 и одновременно через логическую схему ИЛИ 22 и адресную схему И 25 возбуждается адресный формировательсчитывания 24 той же выбранной числовой линейки. Под действием разрядных и адресного полутоков считывания сердечники 3 тех разрядов, в которых х,=1, т. е, х,=О, остаются в исходном состоянии, а сердечники 3 тех разрядов, в которых х;=1, переходят в состояние 0, При этом на шинах чтения 7 тех сердечников 3, в которых у=1, появляются сигналы, которые, пройдя через усилители чтения 9, задерживаются на время т первыми элементами задержки 12 и поступают через схемы И нулевого входа,13 на нулевые входы триггеров 1 б регистра слова 17, Сигналы с выходов усилителей чтения 9 через открытые схемы сдвига И 11 и схему ИЛИ 28 поступают также на вход элемента за дерики 31 и на вход элемента запрета 32 Кроме того, со схем сдвига И 11 через вторые элементы задержки 15 сигналы, задержанные на время т 2, поступают на единичныевходы триггеров 1 б регистра слова 17 соседних старших разрядов, устанавливая их в состояние 1. При этом, если в этих разрядах в выбранной числовой линейке 2 сердечник 3 находится в состоянии 1, он под действием разрядного и адресного полутоков переходит в состояние О, а на шине чтения 7 этого разряда появляется сигнал, который усиливается усилителем чтения 9 и через открытые схемы сдвига И 11 и схему ИЛИ поступает на вход элемента задержки 31 и на вход элемента запрета 32, который запрещает прохождение сигнала с элемента задержки 31 на нулевой вход управляющего триггера 3 О. Кроме того, сигналы с усилителей чтения 9, задержанные на время т первыми элементами задержки 12, поступают через схемы нулевого входа И 13 на нулевые входы триггеров 1 б данного разряда, а сигналы, задержанные на время т вторыми элементами задержки 15, поступают на единичные входы триггеров 1 б соседних старших разрядов. При этом, если вновь окажется, что в каких-то разрядах х;=1 и у;=1, сердечник 3 этого разряда выбранной числовой линейки 2 перемагничивается в О, на шинах чтения 7 появляются сигналы, и процесс повторяется. Если же во всех разрядах, где х;=1, сердечники 3 выбранной числовой линейки находятся в состоянии О, сигналы на шинах чтения 7 не появляются, отсутствует также запрет на элементе запрета 32, и сигнал с элемента задержки 31 через элемент запрета 32 поступает на нулевой вход управляющего триггера 30, устанавливая его в состояние О. На этом оканчивается второй цикл обращения к ЗУ, длительность которого зависит от количества сквозных переносов. Сигнал с выхода элемента задержки 32 через логические схемы ИЛИ 29 выдается на управляющие шины 48 и бО. В результате в третьем обращении к ЗУ, как и в первом, в выбранной числовой линейке 2 выполняется операция дизьюнкции между операндами в числовой линейке 2 и в регистре слова 17, получившимися в результате выполнения второго обращения в ЗУ, При этом в выбранной числовой 10 15 20 25 30 35 40 45 линейке оказывается результат суммирования между исходными операндами х; и уПо аналогии с суммированием может выполняться операция счета. Логические операции и операция сдвига выполняются при подаче сигналов на выходы 35 - 51 блока управления бб. Предмет изобретенияЦифровое вычислительное устройство, содержащее оперативный магнитный накопитель с линейной выборкой, к разрядным шинам чтения которого подключены усилители считывания, выходы которого подсоединены к первым входам поразрядных схем И сдвига, вторые входы которых объединены и подключены к блоку управления; разрядные формирователи записи и считывания, выходы которых подключены к соответствующим шинам записи и считывания накопителя; адресный дешифратор, выходы которого подсоединены к первым входам соответствующих адресных схем И, выходы которых через адресные формирователи записи и считывания подключены к адресным шинам записи и считывания соответственно; триггерный регистр слова и логические схемы ИЛИ, отличающееся тем, что, с целью упрощения устройства и повышения его быстродействия, оно содержит в каждом разряде первый и второй элементы задержки, входы которых подключены соответственно к выходу усилителя считывания и к выходу схемы И сдвига данного, разряда, выходы первых элементов задержки соединены через схемы И с нулевыми иединичными входами триггеров регистра слова, выходы которых подключены к первым входам разрядных схем И, вторые входы которых соединены с соответствующими выходами блока управления, связанными со входами управляющих схем ИЛИ, выходы которых подключены ко вторым входам соответствующих адресных схем И, выходы схем И сдвига соединены со входами схемы ИЛИ, выход и дополнительный вход которой подключены к блоку управления, выходы элементов задержки вто,рой группы подключены к единичным входам триггеров регистра слова.368606 дотов едакт Заказ 619/9 Изд.185 Тираж 641ЦНИИПИ Комитета по делам изобретений и открытий при СовеМосква, Ж, Раугпская наб., д. 4/5 Подписно инистров СССР