Цифровое вычислительное устройство

О П И С А Н И Е 3686 ОбИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Сосгтских Социалистических Реслублинс присоединением за ПриоритетОпубликовано 26Дата опубликова Комитет ло делам изобретений и атнрютий,1973. Бюллетень9 К 681.327.66(088.8) ри Совете Министра СССРписания 2.1 Ъ.1973 Авторы зобретения Б. Н, Малиновский, П, М, Сиваченко, В, А.и Ю. С. ЯковлевОрдена Ленина Институт кибернетики АН ляев, А. В, Палагин нской СС аявитель ЦИФРОВОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОРСТ Изобретение относится к вычислительной технике,Известны цифровые вычислительные устройства, содержащие блок управления, блок оперативной памяти с узлом памяти и узлом логических ячеек, на каждый разряд которых приходится по два сердечника, соединенных резцстивным витком связи; узел усилителей считывания, узел разрядных формирователей записи, регистр числа и узел выборки.Недостатком известных устройств является низкая надежность вычислений из-за отсутствия контроля сбоев и отказов.Цель изобретения - повышение надежности устройств.Предлагаемое устройство отличается тем, что в него введено два узла логических ячеек, каждый из которых содержит две логические ячейки суммы по модулю два и две логические ячейки ИЛИ, соединенные новыми, не известными ранее, связями таким образом, что переключающие сердечники ячеек прошиты адресной шиной записи,запоминающиесердечники логических ячеек суммы по модулю два прошиты одной адресной шиной считывания, запоминающие сердечники логических ячеек ИЛИ - другой адресной шиной считывания, переключающие сердечники одной из логических ячеек суммы по модулю два ц одной из логических ячеек ИЛИ каждого узла прошиты разрядной шиной записи по отношению к адресным шинам согласно, а переключающие сердечники других ячеек каждого из узла - встречно; запоминающие сердечни кц одной из логических ячеек суммы по модулю два и логических ячеек ИЛИ прошиты разрядной шиной считывания по отношению к адресным шинам согласно, а запоминающие сердечники другой логической ячей кп суммы по модулю два каждого узла -встречно.Указанная совокупность логических ячеек исвязей позволяет контролировать арифметические и логические операции по четности и 15 тем самым повысить достоверность вычислений.Схема предлагаемого устройства изображена на чертеже,В состав устройства входят блок управле ния 1, блок оперативной памяти 2, состоящийиз узла усилителей считывания 8, узла памяти 4, узла выборки 5, блока логических ячеек б, содержащего два узла логических ячеек 7 и 8 (узел 7 содержит две логические ячейки 9 25 и 10 для образования суммы по модулю дваи две логические ячейки 11 ц 12 ИЛИ; узел 8 содержит две логические ячейки 13 и 14 для образования суммы по модулю два и две логические ячейки 1 б ц 1 б ИЛИ), логическую ЗО ячейку переноса 17, узла разрядных форми5 10 15 20 25 30 35 40 45 50 55 60 65 3рователей записи 18, регистра числя 19, схемы свертки по модулю два 20, триггера контроля 21, триггера 22 анализа на нуль содержимого регистра числа 19. Переключающие и запоминающие сердечники, соответственно 23 и 24, соединены резистивным витком связи 25.Устройство содержит также адресную шину записи 2 б, адресные шины считывания 27 и 28, адресную шину записи 29, адресные шины считывания 30 - 32, разрядные шины записи и считывания 33 и 34 соответственно (индексами Е, г+1 обозначены шины информационных разрядов, индексом К - шины и узлы контрольного разряда), выходную шину свертки по модулю два 35, шину 3 б управления записью сигнала с выхода свертки 20 на триггер контроля 21, выходную шину 37 триггера контроля 21, выходную шину 38 контрольного разряда регистра числа.гереключающие сердечники 23 всех ячеек каждого узла 7 и 8 прошиты адресными шинами записи 2 б и 29. Запоминающие сердечники 24 логических ячеек суммы по модулю два 9, 10 и 13, 14 прошиты адресными шинами считывания 27 и 30 соответственно. Запоминающие сердечники 24 логических ячеек ИЛИ 11, 12 и 15, 1 б прошиты адресными ши" ами считывания 28 и 31.Переключающие сердечники 23 ячеек 9, 13 и 11, 15 прсшиты разрядными шинами записи 33 по отношению к адресным шинам согласно, а сердечники ячеек 1 О, 14 и 12, 1 б - встречно. Запоминающие сердечники 24 ячеек 11, 12 и 15, 1 б, а также 9, 13 прошиты разряднымп шинами считывания 34 по отношению к адресным шинам считывания согласно, а такие же сердечники ячеек 10 и 14 - встречно.Выходная шина 35 свертки по модулю два 20 подключена ко входу формирователя записи контрольного разряда, ко входу триггера контроля 21 и блоку управления 1.Работает устройство следующим образом, Все операции выполняются путем организации блоком 1 последовательностей пересылок кодов между ячейками блока б. Эти последовательности определяются микропро,граммами выполнения реализуемых устройством операций.При пересылке между любыми ячейками блока оперативной памяти 2 блок управления 1 выдает сигнал в узел выборки 5. Этот сигнал возбуждает адресную шину считывания ячейки, из которой считывается код числа, и адресную шину записи ячейки, в которую засылается этот код. При считывании в разрядных шинах 34 возникают выходные сигналы, соотвстствующие считанному коду, которые усиливаются узлом 3 и поступают на входы регистра числа 19.При записи из блока управления 1 в узел 18 поступает управляющий сигнал, который разрешает возбуждение формирователей записи узла 18, При этом в разрядных шинах записи 33, соответствующих единицам кода числа, находящегося в регистре числа 19, возникают импульсы тока записи, и код числа заносится в выбранную ячейку. Считывание и запись могут осуществляться из одной или нескольких ячеек одновременно. При считывании из ячеек 9, 10 и 12, 14 образуется сумма по модулю два кодов, хранящихся в этих чейках, а при считывании из ячеек 11, 12 и 15, 1 б - функция ИЛИ. Контроль информации при пересылках осуществляется после считывания кода на регистр числа 19. При этом код числа поступает на схему свертки 20, на выходной шине 35 которой возникает контрольный код этого числа. Последний в блоке управления 1 сравнивается со значением контрольного разряда 19 к, поступающего в блок 1 по шине 38.Необходимым условием для выполнения операции сложения, в частности, для реализации переноса является жесткая последовательность записи кодов операндов в ячейки 9 и 11 или 13 и 15.Контроль арифметических и логических операций, например сложения, выполняется по следующим контрольным соотношениям для суммы по модулю два и переносов;1) Контрольный код по четности от суммы го модулю два А+В операндов А и В равен сумме по модулю два контрольных кодов по четности операндов А и В:гпод 2(АЯВ) =гное 2 А- гпос 1 2 В,2) Контрольный код по четности результата операции ИЛИ А,ГВ равен сумме по модупо два контрольных кодов по четности суммы по модулю А- В операндов А и В и результата опсрации И А/,В (переноса) тех же операндов," тод 2(АВ) =гпод 2(А :- В) Я гпой 2(А / В)Значение контрольного разряда суммы по модулю два образуется аналогично значениям суммы по модулю два информационных разрядов при одновременном считывании информации из ячеек 9, 10 и 13, 14.Для контроля по четности операции ИЛИ используется триггер контроля 21, реализующий сумму по модулю два контрольных кодов, поступающих по шине 35 после считывания информации из ячеек 9, 10 и 13, 14, а также ячейки 17. При считывании из указанных ячеек по шине 3 б из блока 1 на триггер 21 подается управляющий сигнал. Состояние триггера 21 по шине 37 передается снова в блок 1, где сравнивается с контрольным кодом, образованным при считывании информации из ячеек 11, 12 и 15, 1 б и поступающим в блок 1 по шине 35. При всех пересылках значение контрольного разряда записывается непосредственно возбуждением по шине 35 формирователя записи контрольного разряда 18 к.Последовательность команд для выполнения операции сложения, 368605Исходные операнды А и В находятся в каких-либо ячейках узла памяти 4. Перед началом операции операнд А вводится в ячейки 9 и 11, а операнд В - в ячейки 10 и 12 вместе со своими контрольными кодами. При этом в ячейке 17 формируется первое значение переноса (Р=АЛ,В 2).Примечание: В логических ячейках для образования операций ИЛИ и И (переноса) контрольный разряд не используется.1) Пересылка содержимого ячейки 17 (перенос) в ячейки 13 и 15 (для нечетного номера цикла) или в ячейки 9 и 11 (для четного номера цикла).В процессе пересылки содержимого ячейки 17 схема свертки 20 образует от него контрольный код по четности, который по шине 35 пересылается на триггер контроля 21 и одновременно с содержимым ячейки 17 записывается в ячейку 13 (или 9). Содержимое ячейки 17, установленное в процессе данной пересылки на регистре числа 19, анализируется на нуль; если перенос (содержимое регистра числа 19) равен нулю, триггер 22 устанавливается в единичное состояние, если перенос не равен нулю, триггер 22 устанавливается в исходное состояние.2) Пересылка содержимого ячеек 9 и 10 в ячейки 14 и 1 б (для нечетного номера цикла) или содержимого ячеек 13 и 14 в ячейки 10 и 12 (для четного номера цикла). При этом в ячейке 17 формируется новое значение переноса.Схема свертки 20 образует контрольный код по четности, который по шине 35 пересылается на триггер контроля 21, где он складывается по модулю два с контрольным кодом переносов. В блоке управления 1 образованный схемой сверткп 20 контрольный код суммы по модулю два сравнивается с контрольным кодом, образованным в ячейках 9 и 10 (или 13 и 14). Равенство этих контрольных кодов свидетельствует о правильности выполнения операции суммы по модулю два, При равенстве этих кодов переходим к выполнению п, 3, при неравенстве - к выполнению п. 4.3) Считывание на регистр числа 19 содержимого ячеек 11 и 12 (для нечетного номера цикла) или 15 и 1 б (для четного номера цикла). Образованный при этом схемой свертки 20 контрольный код сравнивается с содержимым триггера контроля 21. При их равенстве (это означает правильность частичных переносов) при равенстве нулю содержимого триггера 22 переходим к выполнению п. 1, При равенстве этих контрольных кодов и прп равенстве единице содержимого триггера 22 - ре зультат сложения готов, При неравенствесравниваемых контрольных кодов (это означает, что произошла ошибка прп образовашш либо переносов, либо операции ИЛ 11) переходим к выполнению п, 4.10 4. Ошибка, останов,Таким образом обеспечивается достоверность обрабатываемой устропством информации.Предмет изобретения15Цифровое вычислительное устройство, содержащее блок управления, выход которого подключен ко входу блока усилителей считывания, выходы которых через узел памяти 20 подключены ко входам узла логических ячеек,выполненного на двух сердечниках на разряд, объединенных резистпвным витком связи, выход узла логических ячеек через узел разрядных формирователей подключен к выходу ре гистра числа, другие выходы которого черезсхему свертки и через триггер анализа соединены с блоком управления и триггером контроля, а входы регпстра числа подсоединены и выходам усилителей считывания, от.шчию и 1 ееся тем, что, с целью повышения надежности, оно содержит два узла логических ячеек, каждый пз которых состоит пз двух логических ячеек суммы по модулю два и двух других логических ячеек ИЛ 1 Л, причем пере ключающие сердечники ячеек прошиты адресной шиной записи, запоминающие сердечники логических ячеек суммы по модулю два прошиты одной адресной ппшой считывания, запоминающие сердечники логических ячеек 40 ИЛИ - другой адресной шиной считывания, переключающие сердечники одной пз логических ячеек суммы по модулю два и одной из логических ячеек ИЛИ каждого узла прошиты разрядной шпной записи по отноше нию к адресным шипам согласно, а переключающие сердечники другой ячейки каждого дз узла - встречно, запоминающие сердечники одной из логических ячеек суммы по модулю два и логических ячеек ИЛИ проши ты разрядной шиной считывания по отношению к адресным шинам согласно, а запоминающие сердечники другой логической ячейки суммы по модулю два каждого узла -встречноедактор Б, Федото 1 каз 615/12 Изд Аго 187 Тираж 647 ПодписноНИИПИ 1(аыитета по делам изобретений и открытий при Совете Министров СССР1 оскла, Л(-35, Раушская нао., д, 4(5 инографии,апунова,Составите чь Р. ЯаороаскаяТекреТ. Мироноваорректоры Е. Денисоваи Н. Аук