Устройство для преобразования двоичного равновесного кода в полный двоичный код

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕОЪБЛИН ГОСУДАРСТВЕННЫЙ ПО ИЗОБРНЕНИЯМ И ИТЕТРЦТИЧМ ГРИ ГКНТ СССРОПИСАН ИЗОБРЕТЕНИЯ ВИДЕТЕПЬСТВУ ко о СССР 1985.СССР 1985,н т автомат1 может где ичного ко елью ние быстро тво с по е(54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯДВОИЧНОГО РАВНОВЕСНОГО КОДА В ПОЛНЫЙДВОИЧНЫЙ КОД(57) Изобретение относится к ке и вычислительной технике использоваться в система требуется преобразование дво да из одного вида в другой. , изобретения является повыше действия устройства, Устройс(ц) Н 03 М 7/02 2мощью блоков 2-18 преобразует входной код, хранящийся в регистре 1, в код адреса для считывания соответствующих кодов из блоков 20 памяти, Коды из блоков 20 суммируются в сумматоре 27 и поступают на выход устройства, Устройство содержит регистр 1, блоки 2 и 18 элементов И 3 и 19, элемент ИЛИ 4, программно-временной блок 5, выпол енный на дешифраторе б, счетчике 7, риггере 8 и генераторе 9 тактовых импульсов, распределитель 10 импульсов, счетчик 11, дешифратор 12, преобразователь 13 кода, выполненный на формирователе 14 импульсов,регистре 15 сдвига, блоке 16 ключей и счетчике 17, блоки 20 памяти, каждый из которых выполнен на преобразователе 21 последовательного кода в параллельный, дешифраторе 22, элементах 23 памяти, содержащих формирователи 24 импульсов и кольцевые регистры 25, и элементе ИЛИ 26, и сумматор 27, 1 ил.3 16211Изобретение относится к автоматикеИ вычислительной технике и может бытьиспользоваться в системах, где требуется преобразование двоичного кода,Целью изобретения является повышение быстродействия устройства,На чертеже схематично показанопредлагаемое устройство,Устройство содержит регистр 1 сдвиОга, первый блок 2 элементов И, выполненный на элементах И 3, элементИЛИ 4, программно-временной блок 5,выполненный на дешифраторе 6, счетчике7, триггере 8; и. генераторе 9 тактовых импульеов распрецелитель 10 импульсов, счетчик 11 импульсов, де 1 шфратор 12, преобразователь 13 кода, выполненный на Формирователе 14 импульсов, регистре 15 сдвига, блоке 16 клю.чей и счетчике 17, второи блок 18 элементов И, выполненный на элементахИ 19, блоки 20 памяти, каждый из которых выполнен на преобразователе 21последовательного кода В параллель 25ный, дешифраторе 22, элементах 23 па-пяти, содержащих Формирователи 24 импульсов и кольцевые регистры 25 сдвига, и элементе ИЛИ 26 и сумматор 27.Программно-временной блок 5 пред"30назначен для генерации пачки импульсов. При заполнении регистра 1 двоичным равновесным кодом на выходе дешиФратора появляется сигнал, устанавливаюпди триггер 8 в единичное состояние и запускающий генератор 9, на выходе которого появляются импульсы,Количество импульсов подсчитываетсяв счетчике 7. При переполнении счетчика 7 на его выходе Формируется сиг 40нал., устанавливающий триггер 8 в нулевое состояние и запрещающий работугенератору 9.Устройство работает следующим образом,45Двоичная равновесная кодовая ком"бинация, записанная в регистре 1,поступает на первые входы элементовИ 3. На вторые входы элементов И 3поочередно поступает разрешающий им 50пульс с выходов распределителя 10,опрашивая содержимое ячеек памятирегистра 1,. Тактовые импульсы с выхода генератора 9 подсчитываются счетчиком 17, состояние которого соответ.ствует номеру опрашиваемой ячейки па 55мяти регистра 1, Единичные импульсывходной кодовой комбинации с выходовэлементов И 3 проходят через элемент 80ИЛИ 4, подсчитываются счетчиком 11, увеличивая его содержимое на единицу,поступают на вход формирователя 14 импульсов и открывают ключи блока 16,Содержимое счетчика 17 переписываетсячерез открытые ключи блока 16 в регистр 15. Содержимое счетчика 11 от"ражает порядковый номер единичногоимпульса входной кодовой комбинации,Двоичный параллельный код счетчика11 преобразуется. дешифратором 12 впозиционный код и поступает на первыевходы элементов И 19. В это время навыходе Формирователя 14 появляютсяимпульсы, осуществляющие последовательное считывание кода регистра 15 на вторые входы элементов И 19.Последовательные кодовые комбинации с выходов элементов И 19 преобразуются преобразователями 21 в параллельные кодовые комбинации ипоступаютиа входы дешифраторов 22, Дешифратор 22 запускает в каждом блоке 20 памяти один из формирователей 24 импульсов, осуществляя считывание кодовых комби" наций, хранящихся в кольцевых регистрах 25 сдвига. Эти кодовые комбинации с различных блоков 20 памяти проходят через элементы ИЛИ 26, суммируются в сумматоре 27 и поступают на выход устройства.Формула и з о б р е т енияУстройство для преобразования двоичного равновесного кода в полный двоичный код, содержащее регистр, вход которого является входом устройства, выходы регистра соединены с первыми входами соответствующих элементов И первого блока элементов И, выходы которых соединены с соответствующими входами элемента ИЛИ, программно-временной блок, выход которого соединен с входом распределителя импульсов, выходы которого соединены с вторыми входами соответствующих элементов И первого блока элементов И, первый блок памяти, выход которого соединен с первым входом сумматора, выход сумматора является выходом устройства, и второй блок элементов И, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия устройства, в лего введены счетчик, дешиФратор, Кблоков памяти, где К - разрядность кода, и преобразователь кода, выполненный на формирователе импульсов, регистре,21180 Составитель М. НикуленковТехред 1;.1 ькеш Корректор М. 11 ожо Редактор Л. Лежнина Подписное Тираж Заказ 4255 ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", г.ужгород, ул, Гагарина, 101 516 блоке ключей и счетчике, выходы счетчика соединены с соответствующими информационными входами блока ключей, выходы блока ключей и формирователя импульсов соединены соответственно с информационными и управляющими входами регистра, выход элемента ИЛИ соединен с входом фбрмирователя импульсов, управляющим входом блока ключей преобразователя кода и входом счетчика, выходы счетчика соединены через дешифратор с первыми входами соответствующих элементов И второго блокаэлементов И, выходы которых соединеныс входами соответствующих К блоковпамяти, выходы Кблоков памяти сое -динены с одноименными входами сумматора, вход счетчика и выход регистрапреобразователя кода соединены соот ветственно с выходом программно-временного блока и вторыми входами элементов И второго блока элементов И.