Устройство для синхронизации работы двух процессоров с общим блоком памяти

СОЮЗ СОВЕ ТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ПЯ 13/18 П ТЕНИЯ АВТОРСКОМ ИДЕТЕЛ ЬСТ ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(71) Особое конструкторское бюро радиомашиностроения "Титан"(56) Авторское свидетельство СССРМ 1399750, кл, 6 06 Р 13/00, 1988,Авторское свидетельство СССРч. 1444794, кл, 6 06 Г 13/00, 1988,(54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИРАБОТЫ ДВУХ ПРОЦЕССОРОВ С ОБЩИМБЛОКОМ ПАМЯТИ(57) Изобретение относится к автоматике ивычислительной технике и может быть использовано при построении многопроцесИзобретение относится к автоматике и вычислительной технике и может быть использовано при построении многопроцессорных систем для реализации межпроцессорной связи.Цель изобретения - расширение функциональных возможностей устройства и повышение достоверности обмена информацией за счет выдачи сигналов прерывания и контроля состояния триггеров.На фиг,1 представлена структурная схема заявляемого устройства; на фиг,2 - структурная схема включения заявляемого устройства для реализации межпроцессорной связи через общий блок памяти,Устройство содеркит (см. фиг.1) первый и второй шинные формирователи 1, 2 (например, микросхемы К 589 АП 26), первый и второй элементы ИЛИ 3, 4 (например, мик 1798794 А сорных систем для реализации межпроцессорной связи. Цель изобретения - расширение функциональных возможностей и повышение достоверности обмена инфор-. мацией за счет выдачи сигналов прерывания и контроля состояния триггеров; Равноприоритетный доступ процессоров к общему блоку памяти обеспечивается контролем состояния второго и четвертого триггеров (захвата) и через шинные формирователи возможностью их взаимного блокирования, Разноприоритетный доступ обеспечивается наличием в устройстве первого и третьего триггеров (прерывания), соединенных с выходами прерывания устройства, Кроме того, устройство содержит элементы И, ИЛИ. 2 ил,росхемы К 555 ЛЛ 1), первый и второй элементы И 5, 6 (например, микросхемы К 555 ЛИ 1), первый, второй, третий и четвертый триггеры 7 - 10 (например, микросхемы К 555 ТМ 2), входы 11, 12 синхронизации, входы 13, 14 выбора шинных формирователей, входы 15, 16 управления передачей информации, входы 17, 18 начальной установки, входы 19, 20 управления захватом, выходы 21, 22 прерывания, выходы 23, 24 захвата,На фиг,2 изображены заявляемое устройство 25, блок памяти 26, буферы адреса 27, 30; буферы управления 28, 31; буферы данных 29, 32; адресные селекторы 33 - 36, элементы И 37 - 40; входы (выходы), соединенные с системным интерфейсом процессора 1: вход 41 записи в память процессором 1, вход 42 чтения памяти процессором 1, вход 43 выбора элемента И 37, 1798794вход 44 выбора элемента И 38, вход 45 записи информации процессором 1, шина адреса (ША 1) и шина данных (ШД 1); входы (выходы), соединенные с системным интерфейсом процессора 2: вход 46 записи в память процессором 2, вход 47 чтения памяти процессором 2, вход 48 выбора элемента И 39, вход 49 выбора элемента И 40, вход 50 записи информации процессором 2, шина адреса ША 2 и шина данных ШД 2.Устройство работает следующим образом,По включению напряжения электропитания со входов 17, 18 начальной установки устройства на первые входы элементов ИЛИ 3 и 4 и на входы установки в "ноль" триггеров 8 и 10 соответственно поступают импульсы магистрального сброса с интерфейса процессоров 1 и 2, устанавливающие триггеры 7 - 10 в нулевое состояние,Триггеры 7 и 9 могут также устанавливаться в нулевое состояние сигналами с выходов элементов ИЛИ 3 и 4, если на их вторые входы (через входы 20 и 19 управления захватом устройства) поступают сигналы с выходов элементов И 40 и 38 соответственно.Активные сигналы на выходах данных элементов возможны при совпадении на их входах сигналов с выходов адресных селекторов 36 и 34, записи информации в устройство 25 со входов 50 и 45 и выбора элементов И 40 и 38 со входов 49 и 44 соответственно, поступающих с интерфейсов процессора.Изменение состояния выходов триггеров 7 и 9 производится следующим образом, На их информационнь 1 е входы с первых информационных выходов шинных формирователей 1 и 2 соответственно поступают логические сигналы определенных уровней, Информация на шинные формирователи 1, 2 поступает с шин данных ШД 1 и ШД 2 интерфейсов процессора соответственно,Функционирование шинных формирователей 1 и 2 возможно при наличии активных сигналов выбора на входах 13 и 14 устройства выбора шинных формирователей, поступающих с выходов адресных селекторов в соответст вен но 34 и 36. . Направление передачи информации в шинных формирователях 1 и 2 определяется уровнями логических сигналов на их входах управления, соединенных со входами 15 и 16 управления передачей информации из устройства 25.Запись информации в триггеры 7 и 9 производится положительным фронтом сиг.- налов, поступающих на их входы синхронизации со входов 11 и 12 синхронизации50 открывает буфер 27 адреса, входы которогосоединены с шиной адреса ША 1, буфер 28 управления, входы которого соединены со входом 41 записи в память и входом 42 чтения памяти, буфер 29 данных, входы которого соединены с шиной данных ШД 1интерфейса процессора К. 1.При установке на входе адресного селектора 35 соответствующего кода сигнал, вырабатывающийся на его первом выходе,открывает буфер 30 адреса. входы которого устройства, соединенных с выходами эле.ментов И 37 и 39 соответственно, Активныесигналы на выходах данных элементов воз,можны при совпадении на их входах сигна 5 лов с выходов адресных селекторов 34 и 36,записи информации в устройство 25 со входов 45 и 50 и выбора элементов И 37 и 39 совходов 43 и 48, связанных с интерфейсамисоответственно первого и второго процессоров,Переключение выходов триггеров 7 и о,соединенных с выходами 22 и 21 прерывания устройства в активное состояние, вызывает прерывание основной программысоответствующего процессора и переход навыполнение программы прерывания поданному уровню,Изменение состояния выходов триггеров 8 и 10 производится следующим обра 20 зом, На их информационные входыпоступают сигналы с выходов элементов И5 и 6, вторые входы которых соединены совторыми информационными выходами шинных формирователей 1 и 2 соответственно,Прохождение активных сигналов с данных выходов шинных формирователей 1 и 2на информационные входы триггеров 8 и 10может быть взаимно блокировано сигналами с выходов триггеров соответственно 10 и30 8, сОединенных с вторым и первыми входами элементов И 5 и 6 соответственно,Запись информации в триггеры.8 и 10производится сигналами со входов 11, 12синхронизации устройства, Процессор М. 135 и процессор М. 2 могут контролировать состояние выходов триггеров 7 - 10 через шинные формирователи 1 и 2 соответственно.Доступ одного из процессоров к общему блоку памяти 26 производится следую 40 щим образом, В исходном состояниибуферы 27, 30 адреса, буферы 28, 31 управления и буферы 29, 32 данных закрыты.Активный сигнал с выхода триггера 8или 10 поступает на выход 23 или 24 захвата45 устройства и разблокирует адресный селектор 33 или 35 соответственно,При установке на входе адресного селектора 33 соответствующего кода сигнал,вырабатывающийся на его первом выходе, 179879410 15 20 25 30 35 40 45 соединены с шиной адреса ША 2, буфер 31управления, входы которого соединены совходом 46 записи в память и с входом 47чтения памяти, буфер 32 данных, входы которого соединены с шиной данных ШД 2 интерфейса процессора М 2,Сигнал выбора блока памяти вырабатывается на втором выходе адресного селектора 33 или 35,, Направление передачи информации через буфер 29 или буфер 32 данных определяется логическим уровнем сигнала,поступающего со второго выхода буфера 28или буфера 31 управления,Принцип работы устройства описан вобщем виде, т.к, в конкретном случае онзависит от алгоритма межпроцессорногообмена,Описанные аппаратные средства устройства обеспечивают многовариантностьалгоритмов межпроцессорного обмена,Благодаря введенным в известное устройство новым элементам и новым связямзаявляемое устройство обеспечивает совместную работу процессоров (см. фиг.2) вдвух режимах, а именно: в режиме 1 - равноприоритетнаго доступа двух процессоровк общему блоку памяти, в режиме 2 - программируемого равноприоритетного доступа двух процессоров к общему блокупамяти,Безусловная приостановка доступа кобщему блоку памяти процессора с болеенизким приоритетом и доступ к нему процессора с более высоким текущим приоритетом обеспечивается в режиме 2 наличиемв устройстве выходов прерывания.Изменение приоритетов процессоровможет выполняться непосредственно в процессе функционирования устройства путемзаписи процессорами определенных кодовв соответствующие ячейки блока памяти 26(задатчики приоритетов),Формула изобретенияустройство для синхронизации работыдвух процессоров с общим блоком памяти,содержащее первый и второй элементы И, .первый, второй, третий и четвертый триггеры, причем входы установки в "0" второго ичетвертого триггеров соединены с первым и 5с вторым входами начальной установки устройства соответственно, информационныйвход второго триггера соединен с выходомпервого элемента И, первый вход которогосоединен с выходом четвертого триггера, 5информационный вход которого соединен свыходом второго элемента И, первый вход которого соединен с выходом второго триггера, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможнО- стей и повышения достоверности обмена информацией путем выдачи сигналов прерывания и контроля состояния триггеров, в устройство введены первый и второй шинные формирователи, первый и второй элементы ИЛИ, причем входы синхронизациипервого и второго триггеров соединены спервым входом синхронизации устройства, а входы синхронизации третьего и четвертого триггеров - с вторым входом синхронизации устройства, выход второго триггера соединен с первыми и информационными входами первого и второго шинных формирователей и с первым выходом захвата устройства, выход четвертого триггера соединен с вторыми информационными входами первого и второго шинных формирователей и с вторым выходом захвата устройства. информационные входы первого и третьего триггеров соединены с первыми информационными выходами первого и второго шинных формирователей соответственно, входы установки в "0" первого и третьего триггеров соединены с выходами первого и второго элементов ИЛИ соответственно. первые входы первого и второгоэлементов ИЛИ соединень 1 с первым и вторым входами начальной установки устройства соответственно, э вторые входы - с вторым и первым входами управления захватом устройства соответственно, выход третьего триггера соединен с третьими информационными входами первого и второго шинных формирователей и первым выходом прерывания устройства, выход первоготриггера соединен с четвертыми информационными входами первого и второго шинных формирователей и с вторым выходом прерывания устройства, второй вход первого элемента И соединен с вторым информационным выходом первого шинного формирователя, а второй вход второго элемента И - с вторым информационным выходом второго шинного формирователя, шины данных первого и второго шинных формирователей соединены с первой и второй шинами данных устройства соответственно, адресные входы первого и второго шинных формирователей соединены с первым и с вторым входами выбора первого и второгошинных формирователей, а входы управления - с первым и вторым входами управления передачей информации устройствасоответственно.1798794 Риг, 2Составитель А.Хазова ктор Н.Коляда Техред М.Моргентал ректор А,Моты 101 аказ 773 Тираж ВНИИПИ Государственного комитет 113035, Москва, водствен но-издательский Подписноезобретениям и открытиям при ГКНТ СССРРаушская наб 4/5 нат "Патент", г. Ужгород, ул,Гага