Устройство для сопряжения процессора с памятью

10595 бО И-ИЛИ"НЕ соединены с третьим входом блока, а выходы - соответственно с информационными входами регистра сдвига и триггера процессора, первый вход третьего элемента И-ИЛИНЕ, соединен с четвертым входом блока, а выход - с информационным входом триггера регенерации, вход сброса,регистра сдвига соединен с вторым входом блока, а первый. выход - с первыми входами первого и второго элементов И-НЕ и через первый элемент задержки с четвертым выходом блока, вторым входом второго элемента И-ЙЕ и первым входом первого элемента ИЛИ-НЕ, выход первого элемента И-НЕ подключен через первый элемент НЕ к второму и третьему входам второго элемента И-ИЛИ-НЕ, первый выход регистра сдвига подключен к первому входу второго элемента ИЛИ-НЕ, выход триггера регенерации соединен через второй элемент НЕ с вторыми входами третьего и первого элементов И-ИЛИ-НЕ, третий вход которого подключен через третий элемент НЕ к выходу триггера процессора, второму выходу блока, вторым выходам первого и второго элементов ИЛИ-НЕ и первым входам элементов И-.ИЛИ-НЕ группы и третьего и четвертого элементов И-НЕ, выходы которых являются соответственно пятым и седьюям выходами блока, второй выход регистра сдвига подключен к второму входу первого элемента И-НЕ, четвертому и пятому входам первого элемента И-ИЛИ-НЕ и через четвертый элемент НЕ и второй элемент задержки к второму входу третьего элемента И-НЕ и третьему входу третьего элемента И-ИЛИ-НЕ четвертым входом соединенного через третий элемент за" держки к выходу триггера процессора, выход триггера регенерации соединен с вторым входом четвертого элемента И-НЕ и четвертым входом вторбго элемента И-ИЛИ-НЕ, выходы первого и второго элементов ИЛИ-НЕ соединены соответственно через четвертый и пятый элементы задержки с третьим и шестым выходами блока, вторые и третьи входы элементов.И-ИЛИ-НЕ группы соединены с выходом 1Изобретение относится к вычислительной технике, н частности к устройствам обмена процессора с динамической интегральной памятью, и может быть использовано в связных процессорах. второго элемента И-НЕ, четвертые входЫ образуют первый вход блока, а выходы - первый его выход.2., Устройстно по и, 1, о т л ич а ю щ е е с я тем, что блок контроля информации содержит регистр инФормации, регистр контрольных кодов, коммутатор информации, сумматор кон- трольного кода, дна поразрядных сумматора, дешиФратор номера корректируемого разряда, дешифратор типа ошибки и узел контроля четности, причем выход узла контроля четности является перным выходом блока, а первый, второй и третий входы - соответственно первым, пятым и третьим входами блока, первый и второй входы регистра контрольных кодов и регистра информации соединены соответственно с четвертым н вторым входами блока, а выходы - соответственно с первымн входами первого и второго пораз" рядных сумматоров, первый, второй итретий входы коммутатора информацииподключены соответственно к выходурегистра информации и третьему и шестому входам блока, а выход - ксумматору контрольного кода, первыйвыход которого соединен с вторымвходом второго поразрядного сумматора, а второй выход - с четвертымвыходом блока и вторым входом первого поразрядного сумматора, выход которого соединен с первым входом дешифратора типа ошибки и через дешиф 1ратор номера корректируемого разряда с третьим входом второго поразрядного сумматора, выход которогоявляется третьим ныходом блока, второй вход дешифратора типа ошибки является вторым нходом блока, а выход -вторым его выходом. 3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что Формирователь сигнала записи содержит элемент ИЛИ-НЕ и элемент И-НЕ, причем входы элемента ИЛИ-НЕ являются соответственно первым и третьим входами Формирователя, а выход соединен с первым входом элемента И-НЕ, второй вход и выход которого являются соответственно вторым входом и выходом Формирователя,2Известны устройства для сопряжения основной памяти с процессором, содержащие узел управления и синхронизации, регистры адреса, регистры информации, узлы коррекции, элементы ИЛИ, выходные регистры и коммутатор 1Недостаток укаэанных устройств состоит в ограниченной области применения,Наиболее близким к предлагаемому по технической сущности является цифровоЕ запоминающее устройство с самоконтролем, содержащее накопитель с произвольным временем доступа, построенный на интегральных твердых схемах, схемы контроля информации и генерации контрольных характери стык информации, соединенные шинами данных и адреса с процессором и с входами и выходами накопителя, входные схемы формирования адреса, входные и выходные схемы Формирования 15 данных, соединенные с процессором и накопителем, и схему управления устройством.Устройство позволяет при записи в память сложить по модулю два бит четности адреса и бит четности информации для выработки общего бита четности, запоминаемого в адресуемой ячейке, и затем при считывании использовать этот бит для контроля как данных, так и адресной информаЯ. Недостатками данного устройства являются низкая достоверность записываемой информации из-эа отсутствия входного контроля адресной информации и данных, что может привести к необходимости переэагрузки памяти или к корректированию ошибки, что потребует значительного времени, З 5 и низкое быстродействие, поскольку обращение к памяти запускается после формирования контрольных битов .четности.Цель изобретения - повышение до 40 стоверности передачи информации и быстродействия устройства.Поставленная цель достигается тем, что в устройство, содержащее блок Управления и блок контроля ин формации, первые входы которых соединеныс входом адреса устройства, второй, третий входы и первый, второй и третий выходы блока управления соединены соответственно с входами сброса 50 и пуска устройства и выходами управления, выборки и конца работы устройства, а четвертый выход - с вторым входом блока контроля информации, третьим и четвертым входами соединенного соответственно с первым и вторым информационными входами устройства, а первым, вторым, третьим и четвертым выходами - соответственно с выходами сигнала контроля адреса и информации, сигнала коррекции ошяб-. 60 ки, информационным выходом и выхо- . дом корректирующего кода устройства, введены блок регенерации, коммутатор адреса и. формирователь сигнала записи, причем первый, второй вхо ды и первый выход блока регенерацииподключены соответственно к второму входу, пятому выходу и четвертому входу блока управления, а второй, третий и четвертый выходы - соответственно к первому входу коммутатора адреса и выходам сигналовошибки адреса и ошибки периода регенерации устройства, первый вход формирователя сигнала записи соединенс шестым выходом блока управления ипятым входом блока контроля информации, второй и третий входы - соответственно с входом сигнала шкодоперацииф устройства и шестым входом и первым выходом блока контроляинформации, а выход - с выходом сигнала записи устройства, второй и третий входы коммутатора адреса соединены соответственно с седьмым выходом блока управления и адресным входом устройства, а выход - с адресным выходом устройства, причем блокрегенерации содержит две схемы сравнения, два таймера, узел свертки,счетчик адреса регенерации и регистр, причем выход первой схемысравнения подключен к третьему выходу блока и первому входу регистра, первый вход - к выходу регистраи первому входу счетчика адреса регенерации. выход которого соединенс вторым входом регистра, вторым выходом блока .и через узел свертки свторым входом первой схемы сравнения, выход второй схемы сравнениясоединен с четвертым выходом блокаи с первыми входами таймеров, вторые входы которых подключены к первому входу блока, выход первоготаймера соединен с первым входомвторой схемы сравнения, вторым входом подключенной к первому выходавторого таймера, второй выход которого и второй и третий входы счетчика адреса регенерации соединенысоответственно с первым выходом ипервым и вторым входами блока, аблок управления содержит три элемента И-ИЛИ-НЕ, дэа элемента ИЛИ-НЕ,регистр сдвига, триггер процессора,триггер регенерации, пять элементовзадержки, четыре элемента НЕ, четыреэлемента И"НЕ и группу элементовИ-ИЛИ-НЕ, причем первые входы перного и второго элементов И-ИЛИ-НЕсоединены с третьим входом блока,а выходы - соответственно с информационными входами регистра сдвига итриггера процессора, первый входтретьего элемента И-ИЛИ-НЕ соединеныс четвертым входом блока, а выход -с информационным входом триггерарегенерации, вход сброса регистрасдвига соединен с вторым входом блока, а первый выход - с первыми входами первого и второго элементовИ-НЕ и через первый элемент задерж 1059560ки с четвертым выходом блока, вторым входом второго элемента И-НЕ и первым входом первого элемента ИЛИ-НЕ, выход первого элемента И-НЕ подклю-. чен через первый элемент НЕ к второму и третьему входам второго эле мента И-ИЛИ-НЕ, первый выход регистра сдвига подключен к первому входу второго элемента ИЛИ-НЕ, выход триггера регенерации соединен через второй элемент НЕ с вторыми 10 входами третьего и первого элементов И-ИЛИ-НЕ, третий вход которого подключен через третий элемент НЕ к выходу триггера процессора, второму выходу блока, вторым входам первого и второго элементов ИЛИ-НЕ и первым входам элементов И-ИЛИ-НЕ группы и третьего и четвертого элементов И-НЕ, выходы которых являются соответственно пятым и седьмым вы ходами. блока, второй выход регистра сдвига подключен к второму входу первого элемента И-НЕ, четвертому и пятому входам первого элемента И-ИЛИ-НЕ и через четвертый элемент 25 НЕ и второй элемент задержки к вто" рому входу третьего элемента И-НЕ и третьему входу третьего)элемента И-ИЛИ"НЕ, четвертью входом соединен" ного через третий элемент задержки к выходу триггера процессора, выход триггера регенерации соединен с вторым входом четвертого элемента И-НЕ и четвертым входом второго элемента И-ИЛИ-НЕ, выходы первого и второго элементов ИЛИ-НЕ соединены соответственно через четвертый и пятый элементы задержки с третьим и шестым выходами блока, вторые и третьи входы элементов И-ИЛИ-НЕ группы соединены с выходом второго элемента 40 И-НЕ, четвертые входы образуют первый вход блока, а выходы - первыйего выход.Блок .контроля информации содержит регистр информации, регистр 45 контрольных кодов, коммутатор информации, сумматор контрольного кода, два поразрядных сумматора, дешифратор номера корректируемого разряда, дешифратор типа ошибки и узел конт роля четности, причем выход узла контроля четности является первым выходом блока, а первый, второй и третий входы - соответственно первым, пятым и третьим входами блока, первый и второй входи регистра конт" рольных кодов и регистра информации соединены соответственно с четвертым и вторым входами блока, а выходы - соответственно с первыми входа" ми первого и второго поразрядных ф сумматороЫ, первый, второй и третий входы коммутатора информации подключены соответственно к выходу регистра информации и третьему и шестому входам блока, а выход - к сумматору 65 контрольного кода первый выход которого срединен с вторым входом второго поразрядного:сумматора, а второй выход - с четвертым выходомблока и вторым входом первого поразрядного сумматора, выход которогосоединен с первым входом дешифратора типа ошибки и через дешифраторномера корректируемого разряда стретьим входом второго поразрядногосумматора, выход которого являетсятретьим выходом блока, второй входдешифратора типа ошибки являетсявторым входом блока, а выход - вторым его выходом.Формирователь сигнала записи содержит элемент ИЛИ-НЕ и элемзнтИ-НЕ, причем входы элемента ИЛИ-НЕявляются соответственно первым итретьим входами Формирователя, авыход соединен с первым входом элемента И-НЕ, второй вход и выход которого являются соответственно вторым входом и выходом Формирователя.На фнг, 1 представлена блок"схема предлагаемого устройства; наФиг. 2 - временные диаграммы циклачтения и регенерации на Фиг, 3 -то же, цикла записи; на Фнг. 4-7функциональные схемы блока управле"ния, формирователя сигнала записи,блока контроля информации, узловконтроля корректируемых и некорректируемых ошибок.Устройство содержит память (накопитель) 1, блок 2 регенерации,блок 3 управления, блок 4 контроляинформации, коммутатор 5 адреса,Формирователь 6 сигнала записи,Блок 2 регенерации содержит счетчик 7 адреса регенерации, регистр 8,узел 9 свертки, первую схему 10сравнения, таймеры 11 и 12 и вторуюсхему 13 сравнения,На Фиг, 1 обозначены вхОдная шина 14 адреса входная шина 15 сигнала ПУСК, выходная шина 16 сигналов управления, выходная шина 17 выборки, шины 18 и 19 стробов считывания и записи числа, выходная шина 20 контроля адреса при записи (считывании) и информации при записи, входная шина 21 сигнала конца операции, выходная шина 22 сигнала записи, первая входная информационная шина 23, выходная шина 24 сигнала конца работы памяти, входная шина 25 сигнала сброса, шина 26 сигнала запроса регенерации, шина 27 адреса регенерации, выходные шины 28 и 282 сигналов ошибки адреса и ошибки пе" риода регенерации, шина 29 сигнала управления коммутатором 5, шина 30 суммирования единицы счетчика 7, выходная шина 31 разрядов корректирующего кода, вторая входная информационнаяшина 32, выходная шина 33 сигналов коррекции ошибок, выходнаяинФормационная шина 34На фиг, 2 обозначены время задержки Т) появления информации относительно переднего фронта импульса нашине 16 время задержки Т 1 импульса записи относительн переднегофронта импульса на шине 16; входнаяинформация (шина 23) Цб , информация на выходе элемента накопителя Оц , сигнал записи информации 10(шина 22) Ф Е.Блок 3 управления (фиг. 4) содержит элементы И-ИЛИ-НЕ 35-37, элементы ИЛИ-НЕ 38 и 39, регистр 40 сдвига, триггер 41 процессора, триг- )5гер 42 регенерации, элементы (триггеры) 43-47 задержки, элементИ-НЕ 48, элементы НЕ 49-52, элементы И-НЕ 53-55 и элементы И-ИЛИ-НЕ 5663 группы,20Формирователь б сигнала записи содержит (Фиг. 5) элемент ИЛИ-НЕ 64 нИ-НЕ 65Блок 4 контроля информации содеркит (фиг. 6) регистр 66 информации,регистр 67 контрольных кодов, коммутатор 68 информации, сумматор 69 контрольного кода, поразрядные сумматоры 70 и 71, дешифратор 72 номеракорректируемого разряда, дешифратор 73 типа ошибки, включающийузел 74 контроля корректируемых оши бок и узел 75 контроля некорректируемых ошибок, и узел 76 контроля почетности, включающий схему 77 отвертки контроля адреса и схему 78свертки контроля записываемой информацки.30 Узлы 74 и 75 контроля содержат (фиг. 7) элементы НЕ 79-85, элемен" 40 ты И-НЕ 86, элемент НЕ 87, элемент И-НЕ .88, элементы 89-94 сложения двух разрядов по модулю два, триггер 95 задержки и элемент И-НЕ 96.На фиг. 4-7 обозначены шина 97 .45 разрядов корректирующего кода при считывании и шины 98 синхронизации,Устройство работает следующим образом.После получения по шине 15 сиг нала ПУСК в блоке 3 вырабатываются сигналы, которые по шинам 16 и 17 запускают ПАМЯТЬ 1. Одновременно адрес по шине 14 без ожидания результата входного контроля в блоке 4 через коммутатор 5, управляемый сигналом.по шине 29, подается в намять 1.Разряды управляющего слова, т.е. код операции, по шине 21 и адрес с контрольными разрядами по шине 14, 60 а.также входная информация с контрольными разрядами (при записи по шине 23 контролируются в блоке 4, и сигнал контроля по шине 20 подается в формирователь б, где блокирует в 65 случае ошибки сигнал по шине 22, если производится операция записи, Сигналы контроля адреса по записи (считыванию) и входной информации по записи выдаются в процессор по шине 20, Строб записи числа поступает в формироваТель б по шине 19 и Формируется с.задержкой Т(фиг.3),При записи числа в память 1 для входной информации в блоке 4 на ши- не 31 вырабатываются разряды корректирующего кода. Пример реализации блока 4 (фиг. 5) дан для случая корректирующего кода, однако в случае необходимости схема контроля с корректирующим кодом может быть заменена схемой контроля по модулю с хранением контрольных разрядов в памяти 1 и последующим контролем по считыванию, так как метод контроля по считыванию может быть любым. Время, затрачиваемое на формирование контрольных разрядов, в данной реализации не вносит временной задержки в .выполнение операции записи (фиг. 3) .При считывании информации по шине 32 из памяти 1 разряды числа и корректирующего кода записываются в регистр 66, управляемый сигналом из блока 3 по шине 18 и в блоке 4. В случае одиночной ошибки разряды числа корректируются, Поскольку в процессоре принят байтовый формат с контролем по четности, в блоке 4 происходит преобразование формата считываемой.информации с выдачей битов четности в процессор, Сигналы кор-, ректируемой,и некорректируемой ошибок выдаются в процессор по шине 33, По окончании работы временной диаграьеая сигнал конца работы. памяти по шине 24 выдается в процессор.Рассмотрим работу устройства по регенерации информации в отсутствие сигнала ПУСК по шине 15.Сигнал, регенерации с выхода таймера 12 подается через интервал вре"- мени, определяемый таймером 12, по шине 26 в блок 3 и запускает временную диаграмму регенерации, По шине 30 выдается сигнал прибавления 1 в счеТчик 7. Под управлением нулево" го сигнала по шине 29 адрес регенерации из блока 2 по шине 27 предварительно подключается через коммутатор 5 к входам накопителя 1Из блока 3 по шине 16 в память 1 выдаются управляющие сигналы. Сигнал выборки кристалла на шине 17 в течение работы по регенерации имеет единичный уровень.Запуск временной диаграммы по сигналу ПУСК блокируется до окончания регенерацииПри возникновении сбоя адреса регенерации, который обнаруживается при помощи регистра 8, узла 9 и схемы 10 сравнения, перезапись теку"щего значения адреса регенерации иэсчетчика 7 в регистф 8 блокируетсясигналом с выхода схемы 10 сравненияи происходит перезапись адреса изрегистра 8 в счетчик 7 с прибавлением 1 к значению адреса в регистре 8. 5Сигнал ошибки из схемы 10 сравнениявыдается в процессор по шине 28.В случае сбоя одного или рассогласования двух таймеров 11 и 12 сигнал из схемы 13 сравнения обнуляет 10таймеры 11 и 12 и выдает запрос нарегенерацию по шине 26 в блок 3.Сигнал ошибки из схемы 13 сравненияпо.шине 28.поступает в процессор.Одновременный запуск временных ди-)5аграмм по пуску из процессора и регенерации исключается сдвигом импульсов синхронизации, Счетчик 7,таймеры 11 и 12 и блок 3 обнуляютсясигналом по шине 25 из. процессора.,Блок 3 работает следующим образом (фиг. 4).В исходном состоянии выходы реги-.стра 40, триггеров 41, .43 и 45 находятся на уровне логической 1.,а выходы триггеров 42, 44, 46 и 47. -логического 0 ф, При наличии сигнала ПУСК по шине 15 и отсутствиисигнала регенерации по шине 26 (ицикла регенерации) в регистре 40запускается временная диаграмма(появляется сигнал уровня логического ф 0 на первом выходе регистра 40) .Одновременно с выхода триггера 41выдается сигнал уровня логического З 5фО длительностью 2 такта, означающий занятость памяти работой попуску из процессора, На выходе элемента И-НЕ 53 образуется сигнал, который подается. на входы схем элементов И-ИЛИ"НЕ 56-63, Сигнал Уровня логического 0 с выхода одного из них запускает память 1, Номерзапускаемого выхода определяетсязначением трех старших разрядов адреса, выдаваемых по шине 14. Сигнална шине 17.одновременно с сигналомна шине 16 выдается с выхода триггера 41. Разряды адресной информациииз процессора подключаются сигналом 50уровня логической 1 с выхода элемента И-НЕ 55 по шине 29 .через коммутатор 5 к памяти 1,Сигнал записи по шине 22 не выдается, если узлами 75 и 76 (фиг.б) 55обнаружена ошибка четности адреса и(или) информации, Согласно временной диаграмме работы памяти 1 этотсигнал выдается с задержкой Т 2 относительно переднего фронта сигналаСЕ (фиг, 3). Сигнал конца работы памяти 1 выдается с задержкой с триггера 46,При работе по регенерации сигналом с уровня логического фО по 65шине 26 триггер 4 устанавливаетсяв единичное состояние, так что, если память не занята, запускаетсявременная диаграмма регенерации вблоке 3, При появлении сигнала уровня логической 1 на втором выходе регистра 40 и логического Офна выходе элемента НЕ 50 на выходетриггера 41 устанавливается уровеньлогической1 ф (Фиг. 4). На выходе элемента И-НЕ 53 появляется стробнеобходимой длительности, которыйподается на элементы И-ИЛИ-НЕ 56-63одновременно с сигналом с выходатриггера 41. Из блока 3 (фиг. 4) пошине 16 выдаются восемь сигналов,что приводит к регенерации выбранной строки памяти 1. С выхода элемента И-НЕ 55 выдается нулевой сигнал, который через шину 29 подключает выход счетчика 7 через коммутатор 5 к входу памяти 1, При этомсигнал на шине 17 имеет уровень логической 1 ф.В схеме сумматора 69 (Фнг, 6) длякоррекции одиночных ошибок и обиаружения ошибок большей кратности используется код 3 из 7,Одиночная ошибка в узле 74 (фиг. 6)образуется, если хотя бы один разряд 7-разрядного корректирующегокода (для каждого полуслова) не равен 0 (при считывании) .В случае одиночной ошибки трисигнала уровня логической 1 пошине 97 (Фиг. 7) поступают на элементы НЕ 79-85. Затем сигнал уровнялогической ф 1 ф с выхода элементаИ-НЕ 88 стробируется сигналом с выхода триггера 95 и сигнал корректируемой ошибки с выхода элементаИ-НЕ 86 поступает в шину 33.Сигнап некорректируемой ошибкивычисляется в узле 75, причем разряды корректирующего кода по шине 97 поступают на элементы 89;94сложения (Фиг. 7). Если на выходеэлемента НЕ 87 появляется сигналуровня логической 1 фф и хотя быодин из разрядов корректирующего кода не равен О, т,е. с выхода элемента И-НЕ 88 выдается сигнал уровнялогической 1, то по сигналу триггера 95 с выхода схемы 96 сигнал некорректируемой ошибки поступает вшину 332.В дешифраторе 73 (фиг7), содержащем узел 74 контроля корректируеммой и узел 75 некорректируемой ошибок для одного полуслова, узлы контроля для второго полуслова будут аналогичны,Адресная информация в схеме 77свертки (фиг, 6) контролируется помодулю два, как по записи, так и посчитыванию из памяти 1, Записываемая в память информация контролируется, в схеме 78 свертки.Формирователь 6 (фиг. 5) работаетследующим образом.Если происходит запись информациии схемами 77 и 78 свертки ошибокчетности не обнаружено, по шинам 19,20, 20 и 984 подаются сигналыуровня логического 0, по ши"не. 21 - сигнал уровня логическойф 1 ф (фиг.З) и в шину выдается сигнал с выхода элемента И-НЕ 65(фиг. 5). Если происходит ошибкачетности адреса и (или) информации,то на шине 20( и (нли) 202 возникает сигнал уровня логической ф 1,который блокирует сигнал записи нашине 22 и на выходе элемента И-НЕ 65сохраняется уровень логической фф 1(фнг. 2).,Синхросигнал по шике 984подается для формирования необходимой длительности сигнала на шине 22.Таким образом, предлагаемое устройство позволяет эффективно реализовать защиту информации в накопителе динамической интегральной памятиот искажения в случае ошибки вовходной информации, адресе или кодеоперации,Кроме того, повышается быстродействие устройства по сравнению с прототипом, так как отсутствуют потери времени на генерацию контрольных битов, Входной контроль и форми рование контрольных кодов накопителя (т.е. преобразование форматов данных в случае их различия в процессоре и накопителе) происходит во время срабатывания входных усилите лей и дешифраторов элементов накопителя, т.е. используется временная пауза (Т 92 ) между пуском элемента памяти (СЕ) и выдачей кода операции записи, присущая элементам динамической памяти и составляющая 0,2-0,25 цикла работы элемента .(фиг, 3). Предлагаемое устройство увеличивает скорость обращения к процессору, поскольку выдача устройством сигнала СЕ в накопитель производит- ся сразу же после получения сигнала ПУСК иэ процессора без ожидания результата входного контроля, осуществляемого схемой контроля информации,