Устройство сопряжения видеоконтроллера и процессора через общую память

1985.ИДЕО- ЧЕРЕЗ лительано для ГОСУДАРСТВЕ 1+ЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ИСАНИЕ ИЗОБРЕОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Научно-исследовательский институт видеотерминальной техники(54) УСТРОЙСТВО СОПРЯЖЕНИЯ ВКОНТРОЛЛЕРА И ПРОЦЕССОРАОБЩУЮ ПАМЯТЬ(57) ИзОбретение относится к вычисной технике и может быть использов Изобретение относится к вычислительной технике и может быть использовано для сопряжения видеоконтроллера и процессора через общую память в системах обработки данных, в частности в видеотерминалах, дисплеях, персональных ЭВМ.Цель изобретения - расширение области применения за счет использования с быстродействующими процессором и видеоконтроллером.На фиг. 1 приведена функциональная схема устройства; на фиг. 2 представлены временные диаграммы работы устройства.Устройство содержит блок 1 оперативной памяти, мультиплексор 2 адреса, регистр 3 видеоконтроллера, блок 4 синхронизации, регистр 5 процессора (с тремя состояниями на выходе), элементы я)5 6 06 Р 13/16, 12/16, 3/153 сопряжения видеоконтроллера и процессора через общую память в системах обработки данных, управляемых микропроцессором, в частности в видеотерминалах, дисплеях, персональных ЭВМ. Цель изобретения - расширение области применения за счет использования с быстродействующими микропроцессором и видеоконтроллером, Введение регистра процессора с тремя состояниями на выходе и трех элементов ИЛИ позволяет достигнуть повышения быстродействия процессора эа счет повышения тактовой частоты, а также повышения быстродействия видеоконтроллера эа счет увеличения количества информации, считываемой в одном цикле, Повышение быстродействия достигается без существенного повышения требований к быстродействию памяти. 2 ил,ИЛИ 6-8. Устройство подключают к видео- О контроллеру 9; Процессор (например, КР 1810 ВЧ 86) подключают к устройству через вход-выход 10 данных, вход 11 вьбора о блока оперативной памяти, вход 12 чтения О данных, вход 13 записи данных, вход 14 О адреса, выход 15 тактового сигнала и выход фь 16 готовности. Видеоконтроллер 9 подключают к устройству через выходы 17 и 18 данных, вход 19 адреса и выход 20 синхронизации записи и сдвига информации, У блока 4 обозначены выходы 21-25.В простейшем случае видеоконтроллер может быть реализован из совокупности счетчиков адреса, с выходов которых формируются также сигналы синхронизации строк и кадров изображения, и двух сдвиговых регистров, подключенных к цифроана 16899645 10 15 20 25 30 35 45 50 логовому преобразователю, на выходе которого формируется видеосигнал.Устройство работает следующим образом. Блок 4 синхронизации на выходах 20 формирует(фиг. 2) сигнал с частотой растровых точек СО и сигнал загрузки видеоконтроллера С 1, поступающие на вход видеоконтроллера 9. По сигналу С 1 видеоконтроллер 9 формирует адрес следующей отображающей ячейки и выдает его на мультиплексор 2 адреса. Мультиплексор 2 подает на блок 1 оперативной памяти либо адрес процессора, либо адрес видеоконтроллера 9. При этом к адресу видеоконтроллера 9 прибавляется в качестве старшего адресного разряда сигнал с выхода 21 блока 4 синхронизации, Переключение источника адреса (процессор или видеоконтроллер 9) происходит по сигналу с выхода 22 блока я синхронизации. Блок 4 синхронизации обеспечивает формирование сигналов управления на выходах 23, 24 для блока 1 оперативной памяти (ВАЯ - строб адреса строк, САЯ - строб адреса столбцов), а также тактового сигнала на выходе 15, поступающего на процессор.Частота тактового сигнала на выходе 15 в четыре раза больше частоты сигнала загрузки С 1 видеоконтроллера 9. Таким образом, цикл обращения к памяти видеоконтроллера 9 равен машинному циклу процессора четыре такта). Блок 4 синхронизации формулирует также сигнал подсинхроннизации . на выходе 25, поступающий на первый вход элемента ИЛИ 7. На второй вход этого элемента поступает сигнал выбора блока 1 оперативной памяти от процессора. Сигнал с элемента ИЛИ 7 поступает на вход управления готовностью процессора. При наличии сигнала "ВЫБОР" низкого уровня готовность на выходе элемента ИЛИ 7 отсутствует до тех поо, пока сигнал подсинхронизации на его втором входе имеет низкий уровен ь. В интервале, и редназначенном для обращения процессора к блоку 1 оперативной памяти, сигнал подсинхронизации переходит в "1", появляется готовность, и процессор переходит к следующему машинному циклу. При выполнении записи в блок 1 оперативной памяти процессор выставляет сигналы "ВЫБОР" и "ЗАПИСЬ" низкого уровня, поступающие через входы 11 и 13 на второй и третий входы элемента ИЛИ 6. На первый вход этого элемента по" ступает сигнал с выхода 22, имеющий низкий уровень в интервале обращения процессора, Таким образом, на выходе элемента ИЛИ 6 формируется сигнал записи, поступающий на соответствующий вход блока 1 оперативной памяти, В блок 1 оперативной памяти записывается информация, поступающая по шине данных через вход-выход 10 от процессора. При этом на адресные входы блока 1 оперативной памяти поступает через мультиплексор 2 адрес с адресной шины процессора. При считывании информации из блока 1 оперативной памяти процессор выставляетсигналы "ВЫБОР" и "ЧТЕНИЕ" низкого уровня, поступающие на входы элемента ИЛИ 8. Сигнал низкого уровня на выходе этого элемента выводит регистр 5 процессора из третьего состояния, и его выходы подключаются в шине данных процессора через вход-выход 10. По фронту сигнала на выходе 22, соответствующему окончанию интервала, предназначенного для обращения процессора к блоку 1 оперативной памяти, информация с выходов блока 1 оперативной памяти записывается в регистр 5 процессора и поступает через нега на шину данных процессора. Эта информация сохраняется в регистре 5 микропроцессора и присутствует на шине данных до тех пор, пока процессор не снимет сигналы "ЧТЕНИЕ" или "ВЫБОР" на входах 12 и 11, Если процессор находится в состоянии ожидания, что используется, в частности, при отладке программ в пошаговом режиме, информация на выходе регистра 5 процессора также остается неизменной, т.к. по каждому следующему фронту сигнала с выхода 22 информация в регистре 5 дублируется.Первый и второй интервалы доступа видеоконтроллера 9 в блок 1 оперативной памяти отличаются тем, что чигнал РАЯ на выходе 23 формируется только в первом интервале. Во втором интервале используется страничный режим считывания, когда переключается только сигнал САЯ на выходе 24. Этот режим позволяет снизить требования к быстродействию памяти. В первом и втором интервалах видеоконтроллера 9 сигнал с выхода 21, используемый в качестве старшего адресного разряда, имеет различные значения., Таким образом, в первом и втором интервалах считываются различные ячейки памяти. Информация, считываемая в первом интервале видеоконтроллера 9 по фронту сигнала САЯ с выхода 24, записывается в регистр 3 видеоконтроллера. Информация, считываемая во втором интервале, поступает непосредственно на видеоконтроллер 9, Таким образом, к моменту формирования блоком 4. синхронизации сигнала С 1 (с выхода 20) загрузки видеоконтроллера 9 на его входах 16 и 17 присутствует информация, считанная из двух ячеек памяти.Таким образом, устройство можно использовать с быстродействующим процес 1689964сором за счет повышения тактовой частоты и быстродействующим видеоконтроллером за счетувеличения количества информации, считываемой в одном цикле, без существенного повышения требований к быстродействию памяти.Ф о р мул а и зоб рете н ия Устройство сопряжения видеоконтроллера и процессора через общую память, содержащее блок оперативной памяти, мультиплексор адреса,блоксинхронизации и регистр видеоконтооллера, выход которого является первым выходом данных для видеоконтроллера устройства, входы адреса от видеоконтроллера и процессора которого соединены с первым и вторым информационными входами мультиплексора адреса, выход которого соединен с адресным входом блока оперативной памяти, выход которого соединен с информационным входом регистра видеоконтроллера, первый и второй выходы блока синхронизации соединены с соответствующими управляющими входами блока оперативной памяти, третий выход блока синхронизации является выходом синхронизации записи и сдвига для видеоконтроллера устройства, о т л и ч а ю щ е е с я тем, что, с цепью расширения области применения за счет использования с быстродействующими процессором и видеоконтроллером, в него введены регистр процессора и три элемента ИЛИ, тактовый вход регистра видеоконтроллера соединен с вторым выходом блока синхронизации, информационный вход блока оперативной памяти и выход регистра процессора образуют вход-выход данных 5 для процессора устройства, выход блокаоперативной памяти соединен с информационным входом регистра процессора и являеся вторым выходом данных для видеоконтроллера устройства, четвертый 10 выход блока синхронизации соединен с тактовым входом регистра процессора, управляющим входом мультиплексора адреса и первым входом первого элемента ИЛИ, выход которо.о соединен с входом записи бло ка оперативной памяти, первые входывторого и третьего злемен гов ИЛИ соединены с пятым выходом блока синхронизации и входом чтения данных от процессора устройства соответственно, вторые входы с 20 первого по третий элементов ИЛИ соединены с входом выбора блока оперативной памяти от процессора устоойства, третий вход первого элемента ИЛИ, выход второго элемента ИЛИ и щестой выход блока синхрони зации являются входом записи данных,выходом готовности и выходом тактового сигнала для процессора устройства, выход третьего элемента ИЛИ соединен с входом управления третьим состоянием регистра 30 процессора, седьмой выход блока синхронизации соЕдинен с входом соответствующего разряда первого информационного входа мультиплексора адреса.1689964 Оъ с %дсмЪСЧ ЕЧСоставитель А.УшаковРедактор Б.Федотов . ТехредМ.Моргентал. Корректор А,Осауленко Заказ 3815 Тираж Подписное / ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС113035, Москва, Ж, Раушская наб., 4/5Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101