Мультиконвейерный делитель

(19) (И 15374 6 Р 7/5 САН РЕТЕ ЕЛЬСТВ л с. 5 00 г:2 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР А ВТОРСНОМУ СВИ(56) Авторское свидетельство СССРф 164699, кл, С 06 Е 7/52, 1985.Шило В.Л, Популярные цифровыемикросхемы. /Справочник . - М,: Радиои связь, 1987.Евдокимов В.ф , Стасюк А.И. Параллельные вычислительные структурына основе разрядных методов вычислений; - Киев.: Наукова думка, 1987,2 рис. 4,(54) МУЛЬТИКОНВЕЙЕРНЫЙ ДЕЛИТЕЛЬ(57) Изобретение относится к вычислительной технике и микроэлектронике и предназначено для деления ш пар и-разрядных чисел в мультикон,вейерном режиме. Цель изобретения - повышение быстродействия, Делитель содержит матрицу вычислительных ячеек, матрицу элементов задержки и сумматор по модулю два. Каждая вычислительная ячейка содержит четыре триггера 01-10 сумматор по модулю два 12, элемент НЕ 11 и одноразряд" ный сумматор 13. Быстродействие делителя определяется в основном длительностью переходного процесса вычислительной ячейки. Делитель целесообразно реализовать на основе СВИС ледствие его структурнойности. 3 ил.1587499 6чить время обновления входной информации вычислительной ячейки еще в два раза, т.е. длительность такта и равна длительности импульса синхрони 5зации. напРимеР пеРвой паРы С , и С ) вУ,первом т ак т е, в то рой и ары чисел соо тветственно С и Св третьем такте ир,2т.д. в и+1-м такте соответственно знакпделителя С о и делимого С о - + 1-й па,1-х, 1-х разрядов соответственноделителя (У, ) и делимого (Х )т-й пары (т = 1, со, 1 с = п,1), Синх-ронизирующие сигналы подают на входб синхронизации делителя, знакичастных первой, второй.- + 1-й,,щ-й пар чисел выдаются в концекаждого такта, в котором они поступили на сумматор по модулю два в первом разряде информационного выхода 9делителя. Первый, второйп-й разряды частного первой пары выдаютсясоответственно на второй, третийп+1-й разряды информационного выхода делителя (выходы 999 л)соответственно в п+1-м, 2(п+1)-м,,п(п+1)-м тактах, для второй парысоответственно в п+2, 2(п+1)+1;3(п+1)+1п(п+1)+1 тактах, для .третьей в и+3; 2)п+1)+2; 3(п+1)+2п(п+1)+2 тактах, для щ-й пары первый,второй, третий .,и-й разряды частного. выдаются на соответствующие раз-.ряды информационного выхода делителя соответственно в (и+)+(ш),2(и+1)+(т)п(п+1)+(ш) тактах. Каждый элемент задержки обеспечивает задержку сигналов, поступающих от соответствующих вычислительных ячеек на его. первый и второйвходы соответственно на п+1 и и+2такта, что позволяет сократить время обновления входной информациикаждой вычислительной ячейки до одного такта, равного периоду повторения синхронизирующих импульсов, нопоскольку на следующую в этом жестолбце вычислительную ячейку поступают инвертированные предыдущей вычислительной ячейкой синхронизирую-.щие импульсы, то это позволяет увелиФормула изобретенияМультиконвейерный делитель, содержащий матрицу из (п+1) п вычислительных ячеек и (и-разрядность операндов)каждая из которых содержит одноразрядный сумматор и сумматор по модулюдва, выход которого соединен с первым информационным входом одноразрядного сумматора, о т л и ч а ю щ и йс я тем, что, с целью повышениябыстродействия, в него введеныматрица из (п+1) (и) элементов за 20 держки и сумматор по модулю два, акаждая вычислительная ячейка дополнительно содержит четыре триггера иэлемент НЕ, причем в каждой вычислительной ячейке матрицы информацион 25 ные входы первого, второго, третьего и четвертого триггеров соединенысоответственно с первым, вторым,третьим и четвертым входами вычислительной ячейки, пятый вход которой30 соединен с синхровходами всех триггеров и элемента НЕ, выход которогосоединен с первым выходом вычислительной ячейки, второй и третий выходыкоторой соединены соответственно свыходами суммы и переноса одноразрядного сумматора, второй и третий информационные входы которого соединенысоответственно с выходами третьегои четвертого триггеров, выходы пер 40 вого и второго триггеров соединенысоответственно с первым и вторым информационными входами сумматора по модулю два и четвертым и пятым выходамивычислительной ячейки, первый вход45 (1,1)-й вычислительной ячейки матри.цы соединен соответственно с информационным входом 1-го разряда делителя (х = 1п), информационныйвход -го разряда делимого делителя5 О соединен соответственно с третьимвходом (+1,1)-вычислительной ячейки матрицы, первый управляющий входделителя соединен с третьим входом(1.,)-й вычислительной ячейки матри 55 цы,,л Составитель Е. Мурзинактор Н. Ядола Техред М.Дидык Корр С Черни аказ НЕ 1 П 1 рц ГЛГГ ССР кая наб., Л изводственно-издательский комбинат "Патент", г, Ужгород, ул. 1 агарина, 1( 420Госед;.твенного 113035,аж 566комитета по изобре Чоскн, Ж, Рауш Подписное ениям и открытия