Функциональный преобразователь

20, мультиплексоры 21 и 22, выход 23 результата, триггер 24 режима, входы 25 и 26 задания режима, вход 27 тактовых импульсов, выход 28 элемента И 5, элемент 29 задержки и выход 30 элемента задержки.Функциональный преобразователь работает следующим образом.В исходном состоянии в блоке 11 памяти записаны дискретные значения аргумента, а в блоке 21 памяти соответствующие им значения Функции. Триггер 4 находится в нулевом состоянии, все разряды регистра 6 нижней границы - в нулевом состоянии, все разряды регистра 7 верхней границы - в единичном.При необходимости вычисления функции от заданного аргумента, на вход 25 устройства годается единичный потенциал по которому устанавливается в "1" триггер 24 выбора режима работы, единичный потенциал с прямого выхода которого подключает посредством мультиплексора 21 выходы блока 11 памяти к входам схемы 14 сравнения, а также посредством мультиплексора 18 - выход элемента И 5 к входу разрешепия чтения блока 11 памяти. Кроме того, нулевой потенциал с инверсного выхода триггера 24 обеспечивает подключение через мультиплексор 19 выхода элемента ИЛИ 16 к входу блока 2 памяти, а через мультиплексор 22 - выходов блока памяти к выходам 23 результата.Одновременно на информационный вход 2 подается код аргумента,а на вход 3 запуска подается сигнал, по которому производится запись кода аргумента на регистр 1 аргумента установка триггера 4 в едипично;:; состояние, сигнал с прямого выхода которого открывает элемент И 5 для прохождения синхронизирующих импульсов с тактового входа 27 на регистр 10 последовательных приближений, триггер 13, вход мультиплексора 18, а через последний - на вход первого блока 11 памяти, а также на элемент 29 задержки., с выхода 30 которого синхроимпульсы поступают на регистры нижней 6 и верхней 7 границ, Под действием серии синхроимпульсов среди кодов, хранящихся в блоке 11 памяти,реализуется поиск ближайшего меньшего к аргументу числа, зафиксированного на регистре 1 аргумента, Указанный поиск осуществляется последовательньм выделением интервала, заключающего в себе искомый код, причемна каждом шаге величина указанногоинтервала уменьшается вдвое. Адреса,по которым хранятся в блоке 11 памяти верхняя и нижняя границы интервала, Фиксируются соответственно нарегистрах 6 и 7. В каждом такте адреса с указанных регистров 6 и 7 поступают на входы сумматора 8, код свыхода которого со сдвигом на одинразряд в сторону младших разрядов15 Фиксируется на регистре 10 последовательных приближений, Код аргумента,считанный с блока 11 памяти, поступает через мультиплексор 21 на схему 14 сравнения, где сравниваетсяс кодом аргумента, заданного на регистре 1, Если считанный код "овпадает с кодом поступившего аргумента,то на выходе признака равенства схемы 14 сравнения формируется единич 25 жй сигнал, который свидетельствуето том, что искомое ближайшее найдено, а его адрес зафиксирован на регистре 10 последовательных приближений,Если считанный код меньше кодапоступившего аргумента (на выходепризнака неравенства схемы 14 сравнения при этом формируется нулевойсигнал), то искомый, ближайшийменьший к заданному код хранится винтервале адресов, зафиксированныхна регистрах 7 и 10, а в противномслучае - на регистрах 1 О и 6. Соотьетственно, в первом случае триггер4013 устанавливается в 0 и производится прием информации из регистра10 на регистр 6 нижней границы, а вов", ором - трп гер 13 устан-вливаетсяь "1" и по сигналу с его прямого вых.,д" информация из регистра 10 записывается на регистр 7 верхней грани:.д, причем переключение триггера 13осуществляется по заднему фронтусинхроимпульса, а запись информациив регистры 6 или 7 реализуется позаднему фронту сдвинутого синхроимпульса.Описанная процедура повторяетсядо тех пор, пока на выходе признакаравенства схемы 14 сравнения не будет сформирован сигнал, единичногоуровня, либо код на выходе сумматора8 не сравняется.с содержимым регистра 6 нижней границы, т.е. пока на5 15 выходе схемы 9 сравнения, либо на выходе признака равенств схемы 141 сравнения не появится единичный сигнал, который через элементы И 15 и 17 соответственно поступает на входы элемента ИЛИ 16, который инициирует считывание из блока 12 памяти на его выходы, а следовательно, и на выходы 23 результата через мультиплексор 22 кода значения функции, соответствующего аргументу из блока 11 памяти, т.е. равному или ближайшему меньшему к заданному аргументуУказанный сигнал с выхода элемента ИЛИ 16 поступает на сигнальный выход 20 устройства, свидетельствуя о том, что на выходе 23 устройства зафиксирован код искомого значения функции. Одно - временно единичный сигнал с выхода элемента ИЛР 16 устанавливает триггер 4 в "0" и схема приходит в исходное состояние.При необходимости вычисления обратной функции производится аналогичный процесс за тем отличием, что нулевой управляющий сигнал поступает на вход 25, что обеспечивает сброс в "0" триггера 24 выбора режима работы и формирование управляющих сигналов для мультиплексоров 18-22, таким образом, что на вход схемы 14 сравнения подключаются через мультиплексор 21 выходы блока 12 памяти, вход стробиро вания которого коммутируется через второй мультиплексор 19 и элемент И 5 с тактовым входом 27 устройства выходы блока 1 памяти через мультиплексор 22 коммутируются на выход 23 результата устройства, а вход разрешения чтения блока 11 памяти коммутируется с выходом элемента ИЛИ 16, Таким образом, в процессе поиска обратной функции блоков памяти аргумента 11 и 12, функции меняются местами, что и обеспечивает вычисление обратной функции по предлагаемому способу. Формула и з о б р е т е н и я Функциональный преобразователь) содержащий два блока памяти, две схемы сравнения, регистр аргумента, регистр последовательных приближений, регистр нижней границы, регистр верхней границы, два триггера, три элемента И, элемент ИЛИ и элемент задержки, причем вход аргумента преоб 87500 6разо вателя соединен с информационнымвходом регистра аргумента, выход которого соединен с первым входом5первой схемы сравнения, выход признака неравенства которой соединен с информационным входом первого триггера,прямой и инверсный выходы которогосоединены с входами разрешения записи соответственно регистра верхнейграницы и регистра нижней границы,выходы которых соединены с входамисоответственно первого и второгослагаемых сумматора, выход которогосо.сдвигом на один разряд в сторонумладших соединен с информационнымвходом регистра последовательныхприближений, выход которого соединенс адресными входами первого и второ го блоков памяти и информационнымивходами регистра верхней границыи регистра нижней границы, выход которого соединен с первым входом второй схемы сравнения, второй вход ко торой соединен с информационным входом регистра последовательных приближений, выход второй схемы сравнения соединен с первым входом первого элемента И, выход которого сое динен с первым входом элемента ИЛИ,второй вход которого соединен с выходом второго элемента И, первыйвход которого соединен с выходомпризнака равенства первой схемысравнения, выход элемента ИЛИ соединен с входом установки в 0 второго триггера, вход установки вкоторого соединен с входом запускапреобразователя и входом разрешения 40 записи регистра аргумента, инверсный, выход второго триггера соединен свходом установки в 0 регистра нижнеи границы и входом, установки в"1" регистра верхней границы, прямой 45 выход второго триггера соединен спервым входом третьего элемента И,второй вход которого соединен с входом тактовых импульсов преобразователя, выход третьего элемента И соединен с входом синхронизации первоготриггера, входом разрешения записирегистра последовательных приближений, вторым выходом первого элемента И и входом элемента задержки, выход которого соединен с вторым входомвторого элемента И, входами разрешения записи регистра верхней границы ирегистра нижней границы, о т л и ч аю щ и й с я тем, что, с целью расшире 1587500ния функциональных возможностей засчет дополнительного вычисления обратной функции, в него введены триггеррежима и четыре мультиплексора, причем вход задания режима преобразователя соединен с входом установки триггера режима, прямой и инверсный выходы которого соединены с адреснымивходами соответственно первого и второго мультиплексоров, первые информационные входы которых соединеныс выходом элемента ИЛИ и сигнальнымвыходом преобразователя, выход третьго элемента И соединен с вторыми 15информационными входами первого ивторого мультиплексоров, выходы которых соединены с входами разрешениячтения соответственно первого и второго блоков памяти, выход первогоблока памяти соединен с первыми информационными входами третьего ичетвертого мультиплексоров, вторыеинформационные. входы которых соединены с выходом второго блока памяти,прямой и инверсный выходы триггерарежима соединены с управлявшими входами соответственно третьего и четвертого мультиплексоров, выходы которых соединены соответственно с вторым входом первой схемы сравнения ивыходом результата преобразователя.