Устройство для умножения двоичных чисел

Изобретение относится к вычислительной технике и может быть исполд -зовано для выполнения арифметическихдействий.11 ель изобретения - сокращение аппаратурных затрат,11 а фиг.1 представлена функциональная схема устройства для случая п=8;на фиг,2 - пример реализации блокасложения; на фиг.З - временные диаграммы работы устройства.Устройство (фиг,1) содержит пер -вый 1 и второй 2 триггеры, регистрымножимого 3 и множителя 4, элементыИ 5.1-5.8 группы, блок 6 сложения,вход 7 множимого устройства, вход8 множителя устройства, тактовыйвход 9 устройства, вход 1 О сбросаустройства, выход 1 результата устройства и тактовый выход 12 устройства. Блок сложения (фиг.2) содержитмноговходовой одноразрядный сумматор13 и регистры 14,1-14.3 группы.Устройство работает следующим обра зом,На вход 1 О сброса устройства поступает импульс, определяющий началоработы, Этот импульс сбрасывает вноль триггеры 1 и 2,регистры 3 и 4 ЗОи регистры блока 6 сложения, Па тактовый вход устройства поступают спнхроимпульсы СИ 1 типа Меаттдр, тактирующие работу устройства. Они дтодаютсяна счетный вход тридтгера 2, которыйна прямом и инверсном выходах формирует соответственно прямое и инверсное значение синхросигналов СИ 2(фиг.З). Прямое значение синхрс сигналов СИ 2 выдается на тактовый выходустройства для синхронизации приемасомножителей. На входы 7 и 8 множимого и мнохтителя с частотой следования синхроимпульсов СИ 2 поступаютв последовательном коде разряды,начиная с первого - младшего, множимого и множителя соответственно.Под действием синхроимпульсов СИ 2,поступающих на вход сдвига регистра3 множимого, рзряды множдтмого прод Овигаются в каждом такте в регистре3 множимого на одпу позиттттто в сторону старших разрядов. Разряды множителя вдвигаются в регистр 4 множителя через тРиггеР 1, в который Разряды записываются по синхросигналамСИ 2, а в регистр 4 множителя вдвига -ются по инверсным синхросигналамСИ 2 с задержкой на полтакта (фит .3),на одну позицию в сторону младшихразрядов регистра 4 множтттеля,При этом на выходах регистров3 и 4 формируются последователдностиразрядов множимого и множителя всоответствии с временными диаграммами, Числа, указанные на временныхдиаграммах выходов разрядов регистров 3 и 4, означают номера разрядов множимого и множителя, причеммладшему разряду соответствует номер1, а старшему номер 8Под действием указанных последовательностей разрядов множимого и множителя на выхо,пах элементов 5 группыформируются последовательности конъюнкций, отображенных на соответствующихвременных диаграммах двухразряддтьтмикодами, которые соответственно являтотся номерами разрядоп множпмого имножителя, формируемыми элементами Игруппы. При этом на выходах элементовИ 5,1-5.8 группы формируются кодтъюдтко, т ации с весовыми функциями 2 ,2 ,22 1 . Эти конъюнкции поступают навходы блока сложения, который в каждом такте с частотой синхронизацииСИ складывает дтоступающее с выходовэлементов И группы 5 коттъюнкции сучетом сигналов переносов с предыдущих тактов, задержанных на регистрах14 группы, причем сигнал переноса спервого выхода переноса многовходового одноразрядного сумматора 13 за;,ерживается на один такт на регистре14,1.группы, сигнал переноса задерживается на два такта на первыхдвух регистрах 14.1 и 14.2 группыи т.д,В результате сложения ксттъюнкцийтта выходе блока б сложения формируется очередной разряд результата,который таким образом ттоступает надзьтход 11 устройства в последовательном коде,формула изобретенияУстройство для умножения двоичных чисел, содержащее регистры множимого и множителя, группу элементов И, блок сложения и первый триггер, информационный вход которого .соединен с входом множителя устройства, вход множимого которого соединен с информационным входом регистра множимого, разрядные выходы которого сое 5 15 динены с первыми входами соответствующих элементов И группы, выходы которых соединены с соответствующими индюрмационными входами блока сложения, выход которого соединен с выходом результата устройства, информационный вход регистра множителя соединен с выходом первого триггера, о т л ич а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, в него введен второй триггер, счетный вход которого соединен с тактовым входом устройства и синхровходом 87498 бблока сложения, вход сброса которогосоединен с входами сброса устройства,регистров множим го и множителя, пер 5вого и второго триггеров вход сдвига реги стра множителя соединен синверсным выходом второго триггера,прямой выход которого соединен ссинхровходом первого триггера, входом сдвига регистра множимого и тактовым выходом устройства, разрядныевыходы регистра множителя соединеныс вторыми входами соответствующихэлементов И группы,гв г 2 г г ггг гг гЛг 1 багз Составитель Е. Мурзина Редактор Н. Яцола ТехредМ,Цидьп Корректор Т. МалецЗаказ 2420 Тираж 566 Подписное ВНИИПИ Государственного комитетапо изобретениям и открытиям при ГЕНТ ГССР 11303.5, Москва, Ж, Раушская наб д, 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина, 101