Оперативное запоминающее устройство с коррекцией ошибок на основе мажоритарного декодирования

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 11 С 29 ГОСУДАРСТВЕННЫПО ИЗОБРЕТЕНИЯПРИ ГКНТ СССР КОМИТЕТОТНРЬГИЯМ БРЕТЕН ИСАНИЕ А ВТОРСКОМ ИДЕТЕЛЬСТВ ного би содержи ходкой ройства элемент некием с каждь та. Сиги мых конт ал инвертиров рольных битов ционный сигнал и в нформа формир м 3,ч аписыв сттся мажоритарным я сральноанног о обеспечиваемого битах значений сдах. 2 ил. из трего вх ита н(54) ОПЕРАТИВНОЕ ЗАПОИИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОНИБОК НА ОСНОВЕМАЖОРИТАРНОГО ДЕКОЛИРОВАНИЯ(57) Изобретение относится к вычислительной технике. Цель изобретения - расширение области применения:путем обеспечения записи одноразрядных слов данных. Устройство содер"жит основной 1 и дополнительный 2 .блоки памяти, мажоритарный элемент3, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 8, первый9 и второй 10 блоки свертки по модулю два, блок 11 модификации контрольных разрядов, состоящий из элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и 12 и регистра 15, элемент И 13 и блок 14 управления. Цикл записи для данного ОЗУ преобразуется в цикл "считыва. ние-модификация-запись", причем этап "модификация" включает операции исправления для информационных битов считанного слова однократной ошибки и ввода в его состав нового записываемого бита, а для контрольных битов - операцию одновременного инвертирования содержимых соответствующих пар контрольных битов в случае несовпадения записываемого бита с истинным значением считан1 О 15 20 Изобретение относится к вычислительной технике, а точнее, к запоминающим устройствам с коррекцией ошибок, и может быть использовано при ,создании последних в интегральном исполнении.Цель изобретения - расширение , области применения устройства засчет возможности записи в него одноразрядных слов данных.Яа фиг. 1 показана структурная схема, одноразрядного оперативного запоминающего устройства с коррекцией ошибок на основе мажоритарного декодированиями на фиг. 2 - показан пример реализации блока управления, обеспечивающего разбиение внешних циклов обращения к устройству на внутренние циклы записи и считывание.Устройство содержит. основной 1 и дополнительный 2 блоки памяти, мажоритарный элемент 3, информационные вход 4 и выход 5, вход 6 задания режима работы, вход 7 выборки, элемент ИСКЛЮЧАЮЦЕЕ ИЛИ 8, первый 9 и второй 10 блоки свертки по модулю два, блок 11 модификаЦии контрольных разрядов, в состав которого входят элементы ИСКЛЮЧАВЩЕЕ ИЛИ 12и 12. Устройство также содержит элемент И 13 и блок 14 управления. В состав блока 11 входит также регистр 15. Блок 14 управления (фиг. 2) содержит элемент И 16 и элемент 17 задержки.Устройство работает следующим образом. Любое обращение к предложенному оперативному запоминающему устройству (ОЗУ), инициируемое соответствующими сигналами на входе 7 выбора устройства, начинается с выполнения операции считывания информационных разрядов внутреннего слова данных из блока 1 и контрольных разрядов из блока 2 (в качестве корректирующего кода для, данного ОЗУ выбран итеративный код, на что указывает наличие двух информационных входов (выходов) блока 2, Такой цикл обращения к ОЗУ является обязательным для одноразрядных устройств с коррекцией ошибок в связи с необходимостью модификации контрольных разрядов с учетом всех информационных разрядов внутреннего слова, а не только одного записываемого бита. В целях упрощения описания конструкции в рассматриваемом ОЗУ отсутству 30 35 40 45 50 55 ют адресные цепи выборки элементовпамяти блоков 1 и 2. Кроме того, отсутствуют также и внутренние средства начальной установки элементовпамяти, что вызвано предложениемоб отсутствии дефектных элементовпамяти и наличием операции исправления ошибок в режиме записи.Рассматриваемое ОЗУ является статическим, и поэтому для сохраненияего высокого быстродействия в режимесчитывания использовано исправлениеошибок на основе мажоритарного декодирования. Далее, так как число циклов считывания данных из ОЗУ обычно,по крайней мере в несколько раз, превосходит число циклов записи данных,то предложено использовать удлиненный цикл обращения к ОЗУ, состоящийиз операций считывания, модификациии записи, только в режиме внешнейзаписи, а в режиме внешнего считывания ограничиться только непосредственным выполнением операций считыванияи исправления ошибки. Это позволяетповысить частоту обращений к ОЗУ в,режимах считывания,Как было сказано выше, цикл внешней записи данных в ОЗУ разбивается на последовательность операций считывания, модификации и записи. Счи" танная из блоков 1 и 2 информация поступает на элемент ИСКЛЮЧАЮЦЕЕ ИЛИ 8, и блоки 9 и 10, это позволяет восстанавливать в режиме внешнего. считывания значения выбранных битов в соответствии с уравнениями кодирующей матрицы итеративного кода, а в режиме внешней записи-значения сумм по модулю два этих величин и записываемого бита данных, поступившего на информационный вход 4 устройства. Это достигается использованием элемента И 13, который пропускает в режиме записи на входы блоков 9 и 10 сигналы со входа 4, а в режиме считывания - сигнал уровня "О". Сигналы с выходов блоков 9 и 10 поступают на первые два входа мажоритарного элемента 3, на третий вход которого в режиме считывания подается сигнал выбираемого бита с выхода блока 1, а в режиме записи - результат сложения по модулю два содержимого выбираемого бита со значением записываемого бита. Таким образом, в режиме внешнего считывания на информационном выходе устройства 5 формируется исправ5 1522290 ленное (если это необходимо) значение выбираемого бита данных, а в режиме внешней записи - сигнал управления инверсией контрольных разрядов.Цикл внешнего считывания данных из устройства завершается появлением. достоверной информации на выходе 5, а цикл внешней записи продолжается операциями инверсии контрольных разрядов (в случае необходимости) занесения новых значений в регистр 15 и записи этих значений в блок 2, а сигнала с информационного входа 4 устройства - в блок 1. В описанном устройстве момент перехода от операции считывания к операции записи определяется блоком 14 управления, элемент 17 задержки которого должен быть выполнен по аналогии с элемен О том того же функционального назначения динамического ОЗУ. Если же существует обязательная задержка между входными сигналами выбора устройства и выбора режима, которая доста точна для выполнения операций считывания и модификации, необходимость в элементе задержки 17 пропадает, и его можно исключить.Технико-экономическое преимущество устройства над прототипом состоит в расШирении области его применения за счет возможности записи в него одноразрядных слов данных. Это достигается использованием удлиненного цикла внешней записи бита данных, со- З 5 стоящего из последовательности внутренних операций считывания, модификации и записи, и формирования в этом цикле мажоритарным элементом сигнала на инверсию контрольных разрядов. входам записи-чтения основного и дополнительного блоков памяти, информационный вход основного блока памятиявляется одноименным входом устройства, выход мажоритарного элементаявляется информационным выходом устройства, о т л и ч а ю щ е е с ятем, что, с целью расширения области применения устройства путем обеспечения записи одноразрядных словданных, в него введены элементИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй блоки свертки по модулю два, блок модификации контрольных разрядов,и элемент И, первый и второй входы которого соединены соответственно с входом задания режима работы и информационным входом устройства, первыйвыход основного блока памяти подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы первой и второйгрупп основного блока памяти соеди-.нены с входами групп первого и второго блоков свертки по модулю два соответственно, первые входы которыхподключены соответственно к первомуи второму выходам дополнительногоблока памяти, вторые входы элементаИСКЛЮЧА 1 ОЩЕЕ ИЛИ первого и второгоблоков свертки по модулю два соединены с выходом элемента И, информационные входы блока модификации контрольных разрядов подключены к соответствующим выходам дополнительного.блока памяти, выходы блока модификации контрольных разрядов соединеныс соответствующими информационнымивходами дополнительного блока памяти,первый и второй установочные входыблока модификации контрольных разрядов подключены соответственно к выф 5 ходам блока управления и мажоритарного элемента, входы которого соединены с выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первого и второго блоковсвертки по модулю два.50Фор мул а изобретения Оперативное запоминающее устройство с коррекцией ошибок на основе мажоритарного декодирования, содержащее основной и дополнительный блоки памяти, мажоритарный элемент и блок управления, входы выборки и задания режима работы которого являются одноименными входами устройства, выход блока управления подключен к.Товти а Тирах 55 НТ ССС ни кая Производственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарин Заказ 6970/50 ВНИИПИ Госуда енного комите 13035, Иосква по изобр