Оперативное запоминающее устройство с самоконтролем

. Бюлгорь 6(0 СССР 1983. 40-146. 1,кое свидетельств кл. 6 11 С 29/00 СНА Р 3768071, кл 73,) Ав 1441 Пате блик ена структурнотивного запосамоконтролемф ализации блока3 - временные йства в режимах 1 представ я схема оперИзоб ится к вычислиастности к опем устройстваможет быть испольпоследних в инетение относ технике, в чзапоминающи нтролем, и м и создании ом исполнении изобретения е быстродей ельн минающег на фиг.синхронидиаграммьзаписи и тва т ративнымс самокозовано пртегральнЦельповышени р ре- примации; н работысчитыва ус упрощение и вия устройства, ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ С 8 У(54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ(57) Изобретение относится к вычислительной технике, в частности к оперативным запоминающим устройствам с самоконтролем, и.может быть использовано при создании последних в интегральном исполнении. Целью изобретения является упрощение и повышение быстродействия устройства. Устройство содержит накопитель.с разрядными шинами информационного и контрольного разрядов, основные и дополнительные усилители записи информационного и контрольного разрядов, усилители считывания информационного иконтрольного разрядов, ключи, блокивосстановления уровня, первый и второй элементы ИСКЛЮЧАЦЦЕЕ ИЛИ, первый и второй элементы ИЛИ, блок син.хронизации, элемент НЕ. Для повышения надежности работы и увеличениявыхода годных кристаллов в устройстве используется структурно-временная избыточность, заключающаяся вовведении дополнительного контрольного разряда и в разбиении цикла записи на три этапа: запись - контрольное считывание - установка контрольного разряда и перезапись инвертированного бита в случае обращения кдефектной ячейке. Цель .изобретениядостигается за счет сокращения циклазаписи путем использования однокаскадной схемы обработки считанныхсигналов и асинхронной цепочки включения усилителей записи, а также введением дополнительных усилителейзаписи, исключающих необходимостьсхемного объединения записываемыхданных перед входами усилителей записи, 3 ил.Таблица состояний информационногои контрольного элементов памяти до ипосле операции перезаписи (режимвнешней записи).Устройство содержит накопитель 1,разрядные шины информационного 2 иконтрольного 3 разрядов, основныеусилители записи информационного 4 иконтрольного 5 разрядов, дополнительные усилители записи .информационного6 и контрольного 7 разрядов, усилители считывания информацибнного 8 иконтрольного 9 разрядов, ключй 10,блоки восстановления уровня разрядных шин информационлого 11 и контрольного 12 разрядов, первый 13 и второй 14 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый 15 и второй 16 элементы ИЛИ, элемент НЕ 17, блок синхронизации 18,информационные вход 19 и парафазныйвыход 20, .вход режима 21 и вход выборки 22 устройства.Блок синхронизации 18 содержитпервый 23 и второй 24 элементы задержки с инверсией, первый 25 и второй 26 элементы ИЛИ-НЕ, первый 27,второй 28, третий 29 элементы И-НЕ,первый 30 и второй 31 элементы НЕ.Устройство работает следующим образом,40 50 Йа "временной диаграмме фиг. 4 отображены сигналы на входе 21 режима , на входе 22 выборки уст- ройства (о) на выходе элемента .35 И-НЕ 29 (3), на выходе элемента ИЛИ 15 (2), на выходе элемента И-НЕ 27и на выходе элемента ИЛИ 16 (е).На этапе предварительной записи (состояние "0" на входе 21 устрой:ства) разрешена работа дополнительных усилителей записи 6 и 7, на управляющие входы которых с выхода блока синхронизации поступает сигнал низкого уровня (Фиг. 4 а ), причем в информационный разряд записывается бит данных с входа 19 устройства, а в контрольный разряд - нулевой бит. При этом. длительность эта" па предварительной записи определяется задержкой элемента 23 блока синхронизации 18, Далее в ОЗУ производится восстановление потенциалов разрядных шин 2 и 3 с помощью бло-, ков 11 и 12, что является обязательной и стандартной процедурой для, например, КМОП ОЗУ, на базе которых предполагается практическая реализация предлагаемого устройства. Длительность этапа восстановления уровней (Фиг. 42) задается элементом задержки 24 блока синхронизации 18 (состояние "1" на его первом выходе).После этапа восстановления, который имеет также место в перерывах между обращениями к ОЗУ, выполняется считывание ранее записанных данных, их сравнение с истинными значениями и повторная запись должным образом преобразованных данных. Преобразование считанной информации в предлагаемом устройстве осуществляется с помощью двух элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 13 и 14, причем элемент 13 используется также и в режиме считывания для возможного инвертирования считанного информационного сигнала.В таблице приведены примеры результатов преобразования данных для случаев записи в информационный разряд бита данных (напомним, что допускается наличие дефекта только в одном элементе памяти пары, в информационном нли в контрольном).По завершении преобразования считанных данных устройство переходит в режим повторной записи, Традиционным решением формирования сигнала на перезапись является использование в блоке синхронизации 18 третьего элемента задержки, задающего длительность этапа считывания. Однако в данном ОЗУ переход в режим перезаписи осуществляется автоматически, при срабатывании усилителя считывания 8 информационного разряда. Так, в отсутствие сигнала уровня "1" на управляющих входах усилителей считывания 8 и 9, иа всех их парафазных выходах поддерживаются состояния "0" (это можно наблюдать в стандартных синхронных усилителях считывания на КИОП-транзисторах), а на парафазных выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 14 и 13 - состояния "1". Это обеспечивает удержание в закрытом состоянии основных усилителей записи 4 и 5. После срабатывания усилителя считывания 8 на одном из его входов установится сигнал уровня "1", который проходит на выход элемента ИЛИ 16 и обеспечивает отключение усилителей считывания 8 и 9 от разрядных шин 2 и 3 с помощью ключей 10. Далее, изменение состояния на выходах усилителей считывания 8 и 9 приводит к переключению элементов50 55 5 152229ИСКЛЮЧАЮЩЕЕ ИЛИ 13 и 14 и, следовательно, к включению усилителей запи.си 4 и 5 на запись вновь сформированных данных (фиг. 4 е ),В режиме внешнего считывания циклработы устройства по сравнению с режимом записи намного короче, поскольку он состоит только из считыванияданных усилителями 8 и 9 и инвертирования информационного бита, есликонтрольный бит равен "1". В режимесчитывания сигнал с входа режима 21устройства запрещает работу основныхусилителей записи 4 и 5. Это предотвращает возможность перезаписи истинного значения информацйонного бита,когда элемент памяти контрольногоразряда постоянно находится в состоянии "1"т.е. обеспечивает инвертированне считанной информации. Формула изобретения. 25Оперативное запоминающее устройство с самоконтролем,.содержащее накопитель, разрядные шины .нуля и единицы информационногои: контрольного разрядов которого соединены с одноименными разрядными выходами основных усилителей записи соответственно ин- формационного .и контрольного разрядов, усилители считывания информацноиного и контрольного разрядов, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй элементы ИЛИ, элемент НЕ, отличающееся тем, что, с целью упрощения и повышения быстродействия устройства, в него введены дополнительные усилите.ли записи информационного и контрольного разрядов, первый и второй блоки восстановления уровня, ключи.по одному на каждую разрядную шину наконителя и блок синхронизации, причем управляющие входы основных усилителей записи информационного и контрольного разрядов являются входом режима устройства и соединены с первым: входом блока синхронизации, второй вход которого является входом выборки устройства и подключен к первому входу первого элемента ИЛИ, вьмод которого соединен с управляющими вхо 1 6дами первого и второго блоков восстановления уровня, разрядные шины нуля и единицы которых подключены кразрядным шинам нуля и единицы соответственно информаиионного и контрольного разрядов накопителя и. к информационным входам соответствующихключей, второй вход первого элемента ИЛИ соединен с первым выходом блока синхронизации, второй выход которого подключен к управляющим входамдополнительных усилителей записиинформационного и контрольного разрядов, третий выход блока синхронизации соединен с управляющими входами усилителей считывания информационного и контрольного разрядов, разрядные шины нуля и, единицы которых подключены к выходам соответствующихключей, парафазные выходы усилителясчитывания информационного разрядасоединены с парафазнымн входами первой группы первого и второго элементов ИСКЛЮЧАЮЦЕЕ ИЛИ и с входами второго элемента ИЛИ, выход которогоподключен к управляющим входам ключей,парафазные выходы усилителя считывания контрольного разряда соединены спарафазными входами второй группыпервого элемента ИСКЛЮЧАЫЦЕЕ ИЛИ, парафаэные выходы которого являются парафазными информационными выходамиустройства и подключены к парафазныминформационным входам основного усилителя записи информационного разряда, парафазные информационные входыосновного усилителя записи контроль"ного разряда соединены с парафазнымивыходами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, парафазные входы второйгруппы которого подключены к парафазным информационным входам дополнительного усилителя записи информационногоразряда и соответственно к входу ивыходу элемента НЕ, вход которого является информационным входом устройства, разрядные шины нуля и единицыдополнительного усилителя записи информационного разряда соединены содноименными разрядными шинами накопителя; разрядная шина нуля дополнительного усилителя записи контрольного разряда подключена к одноименнойразрядной. шине накопителя.Состояние элементов памяти (ЭП) Состояние ЭП после перезаписи информ. ЭП контр, ЭП постоянно в 1 исправен пснн в "1" 1 д 1 постоянно в "О" 1 О информ. ЭП исправен постоянно в 1 я,исправен исправен контр. ЭП исправен исправен 1522291 1 о 1 О ОНТ ССС роизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина,. 10 каз 6910/50 Тираж 558 НИИПИ Государственного комитета по 1 13035, Москва, Ж