Устройство для записи информации в матричный накопитель

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК Н АВТОРСНО ЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ АНИЕ ИЗОБР(71) Отделение Всесоюзного научноисследовательского института электромеханики(54) (57) УСТРОЙСТВО ДЛЯ ЗАПИСИ ИНФОРМАЦИИ В МАТРИЧНЫЙ НАКОПИТЕЛЬ, содержащее первый и второй дешифраторы, выходы которых являются выходами устройства, элементы И, ИЛИ, инверторы, отличающееся тем, что, с целью упрощения устройства, оно содержит коммутаторы, счетчик, регистр, формирователь, причем выходы первой и второй групп первого коммутатора соединены с входами соответственно первого и второго дешифраторов, входы первой группы первого коммутатора являются адресными входами первой группы устройства, входы второй группы. соединены с выходами регистра, а входы третьей группы - с выходами второго коммутатора, входы группы которого соединены с входами группы третьего коммутатора и являются адресными входами второй группы устройства, выходы третьего коммутатора соединены с выходами группы регистра, один уп,ЯО 119194 равляющии вход счетчика соединен с выходом формирователя и первым управляющим входом регистра, а другой - с выходом первого элемента ИЛИ, выход счетчика соединен с первым входом элемента И, второй вход которого соединен с выходом первого инвертора, а выход соединен с первым входом второго элемента ИЛИ, выход которого соединен с управляющим входом первого коммутатора, а второй вход соединен с вторым управляющим входом регистра, входом первого элемента ИЛИ и является первым управляющим входом устройства, третий управляющий вход регистра соединен с вторым входом первого элемента ИЛИ и является вторым управляющим входом устройства, вход первого инвертора соединен с треть-им входом первого элемента ИЛИ, первым управляющим входом второго коммутатора, первым входом третьего элемента ИЛИ и является третьим управляющим входом уст- С ройства, вход формирователя соединен с вторым входом третьего элемента ИЛИ, вхо- Я дом второго инвертора и является четвертым управляющим входом устройства, выход второго инвертора соединен с вторым фь управляющим входом второго коммутатора,, выход третьего элемента ИЛИ соединен с управляющим входом третьего коммутатора, а третий вход третьего элемента ИЛИ фф является пятым управляющим входом Я) устройства, информационный вход регистра Д является адресным входом устройства.1191941 Входы, соединенныес О Способ ввода Функциональ Входы,соедиадреса ные вхоль 1 ненныес 1 Олнотактный АА, ВК А, ВТА, РР,ТИ, ТИ Двухтактный АВК, ТИ Ао, РР, ТИ 1 А, ВТА Ао, Ар, ВТА,РР Многотактный Ао, ВК, ТИ 1 ТИ Изобретение относится к запоминаюгци м устройствам и может быть испол ьзовано при создании полупроводниковых больших интегральных схем памяти (БИС памя 1 и).Цель изобретения - упрошение устройства.На фиг. 1 представлена функциональная схема устройства; на фиг. 2 - 4 - функциональные схемы устройства в случаях олнотактного, двухтактного и многотактного ввода адреса; на фиг. 5 - пример функциональной схемы БИС памяти с персстраиваемой организацией.Устройство для записи информации в матричный накопитель содержит первый 1 и второй 2 дешифраторы, выходы 3 ко-орых являются выходами устройства, ервый 4, второй 5, третий 6 коммутаторы регистр 7, счетчик 8, формирователь 9, элемент И 1 О, первый 11, второй 12 и третий 13 элементы ИЛИ, первый 14 и второй Сигналом О, поступаюшим на вход устройства ВК, инициируется режим ввода адреса. При этом на выходе формировагеля 9 генерируется сигнал установки в исходное состояние регистра 7 и счетчика 8.При однотактном вводе адрес разряда поступает на группу вторых входов коммутатора 4 с входов устройства Ар (фиг. 2), а адрес слова с входов устройства Ас через коммутатор 5 - на группу первых входов коммутатора 4, С выходов коммутатора 4 адрес подается через словарный 1 и разрядный 2 дешифраторы на входы блока памяти 25,Устройство обеспечивает максимальное быстродействие при вводе адреса,При двухтактном вводе адреса (фиг. 3) сначала вводится адрес слова в гп одних разрядов регистра 7 с группы первых выходов коммутатора 6, Во втором такте по синхронизируюшему сигналч О на входе устройства ТИ 2 адрес слова записывается в гп других разрядах регистров 7 с группы вторых выходов коммутатора 6. С выходов регистра 7 полный адрес поступает на группы третьих и четвертых входов коммутатора 4,15 инверторы. Кроме того, введены следующие обозначения: 16, 17 и 18 - адресный Ао, словарные А, и разрядные Ар входы устройства; 19 и 20 - первый ТЙ и второй ТИ тактовые входы устройства; 21, 22 и 23 - первый РР, второй ВТА и третий ВК управляющие входы устройства.БИС памяти 24 (фиг. 5) содержит устройство 1 для записи информации в матричный накопитель, блок 25 памяти, блок 26 10 для ввода-вывода данных. Кроме того, нафиг. 5 обозначены: ВР - вход выбора разрядности БИС; Вх./Вых. - входы-выходы для многоразрядного ввода-вывода; Вх.о, Вых.п - вход и выход для одноразрядного ввода-вывода.Устройство функционирует следующимобразом.В зависимости от требуемой тактностиввода адреса на входы устройства необходимо подать сигналы, представленные в таблице. Устройство обеспечивает уменьшениечисла входов для ввода адреса вдвое при достаточно высоком быстродействии.При многотактном вводе адреса (фиг, 4)полный адрес последовательно за 2 гп тактов записывается в регистр 7 через вход 4 О устройства Ао. Синхронизация записи адреса осуществляется с помошью тактовых сигналов на входе устройства ТИь Одновременно выполняется счет числа тактовых импульсов счетчиком 8. Когда это число оказывается равным 2 т, на выходе 45 элемента ИЛИ 12 формируется сигнал1. При этом подача адресных и тактовых сигналов должна прекратиться. Адрес с выходов регистра 7 подается на входы коммутатора 4.Устройство обеспечивает уменьшениечиСла входов в несколько раз.Предложенное устройство для вводаадреса наиболее предпочтительно применять в БИС памяти с перестраиваемой организацией, что позволяет использовать различные модификации устройства. БИС памяти с перестраиваемой организацией функционирует, например, следующим образом (фиг, 5).1191941 17 1 б 22 го гз 21 79 В известной БИС памяти возможна реализация одноразрядного либо многоразрядного ввода-вывода данных, Для одноразрядной организации управляющий вход ВР БИС памяти соединяется, например, с входом Источник литания (сигнал 1), а для многоразрядной - с входом Земля (сигнал 0).Введение предложенного устройства для ввода адреса в состав известной БИС памяти позволяет реализовать следующие модификации БИС: одноразрядную с однотактным вводом адреса; одноразрядную с многотактным вводом адреса либо аналогичные по вводу адреса, но многоразрядные модификации.Для перестроения организации БИС памяти необходимо подать на ее входы сигналы в соответствии с таблицей для устройства и необходимый сигнал на вход ВР. Технологически модификация БИС памяти может быть выполнена несколькими способами. Например, на этапе производства устройства соединение управляющих входов БИС памяти с входами Источник питания и Земля выполняется путем нанесения необходимых металлизированных соединений, на этапе сборки БИС путем соединения необходимых контактных площадок с входами Источник питания и Земля,Модификацию БИС памяти с многоразрядным вводом-выводом данных и одно тактным вводом адреса целесообразноприменять в ЗУ небольшого объема и с повышенным быстродействием, например в сверхоперативных ЗУ. Применение одноразрядных БИС памяти с двухтактным вводом адреса позволяет создавать, например, оперативные ЗУ большой емкости. А одноразрядная модификация с многотактным вводом адреса или модификации с многотактным вводом адреса, или модификации с минимальным числом входов может найти применение при создании внешних ЗУ. Другие модификации БИС памяти целесообразно использовать в ЗУ с помежуточными характеристиками./3 Р ТИ Юх Яых Фиг,ль Ве ш Редактор М. ЛылынЗаказ 7158/47ВНИИПпо113035, Мфилиал ППП Составит Техред И. Тираж 583 Государстве елам изобрет сква, Ж - 35 Патент, г.