Регистр для буферного запоминающего устройства

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19 8 ННЫЙ НОМИТЕТ СССРОБРЕТЕНИЙ И ОТНРЫТИЙ ГОСУДАРСТ ЙО ДЕЛАМ ВСЕСО ВАМ ЮЗ 1 ИЯТНО 1 ЕькАМ ОБРЕТЕНИЕЛЬСТВУ(7.1) Ордена Ленина институт кибернетики им. В.И.Глушкова(56) Авторское свидетельство СССР Р 630643, кл. 6 11 С 19/00, 1978.(54) (57) 1. РЕГИСТР ДЛЯ БУФЕРНОГО ЗАПОИИНА 10 ЩЕГО УСТРОЙСТВА, содержащийРБ -триггеров и 1+1 логических элементов ( 1 - число .разрядов регбист" ра), причем первый и второй:входы (+1)-го логического элемента соединены с инверсным выходом 1-го и прямым выходом (+1)-го ЯВ-триггеров соответственно, где 1= 11 первый вход первого логического элемента является входом записи регистра, а второй вход последнего логического элемента - входом считывания регистра, третьи входы нечетных и четных логических элементов являются соответственно первым и вто рым тактовыми входами регистра, а управляющие входы данных элементов- соответственно вторым и первым тактовыми входами регистра, выход (1+1)-га,логического элемента соединен с й-входом -го, Я-входом 0+1)-го ЯЗ-триггеров и является (1+1)-м выходом регистра, о т л иОПИСАНИЕ К АВТОРСКОМУ СВ ч а ю щ и й с я тем, что, с цельюупрощения регистра и повышения егобыстродействия, первый и второй дополнительные входы (1+1)-го логического элемента соединены с прямымвыходом -го и инверсным выходом(1+1) - го )-триггеров соответственно, первый дополнительный вход первого логического элемента являетсядополнительным входом записи регистра, а второй дополнительный входпоследнего логического элемента -дополнительным входом считываниярегистра,2, Регистр по п.1, о т л и ч а ющ и й с я тем, что логический элемент содержит первый и второй ключевые ИДП-транзисторы, истоки которых соединены с шиной нулевого потенциала, первый нагрузочный ИДПтранзистор, исток которого соединенсо стоками ключевых ИДП-транзисторови является выходом элемента, второйнагрузочный ИДП-транзистор, истоккоторого соединен со стоком первогонагрузочного ИДП-транзистора, а стокявляется управлющим входом элемента,первый, второй, третий и четвертыйуправляющие ИДП-транзисторы, истокикоторых соединены соответственно сзатворами первого и второго ключевыхИДП-транзисторов, второго и первогонагрузочных ИДП-транзисторов, стокиявляются соответственно первым,вторым, первым дополнительным и вто"рым дополнительным входами элемента,а затворы - третьим входом элемента,1 1170Изобретение относится к вычислительной технике. Регистр может бытьиспользован при проектировании синхронных буферных запоминающих устройств,(ЗУ) в качестве управляющегорегистра.Целью изобретения является. упрощение регистра и повышение его быстродействия.На чертеже показана схема регистра,Регистр содержитР 5-триггеров1 и 1 +1 логических элементов 2( 3 - число разрядов регистра), выполненных на 1 ЩП-транзисторах 3-10: клю чевые транзисторы 3 и 4 и управляющие(вентильные) транзисторы 7-10 с индуцированным каналом, все нагруэочныетранзисторы 5 и б с встроенным каналом (обедненные нагрузки) или с нулевым порогом.Стоки транзисторов 10 и 8 (+1)го логического элемента являются прямым и инверсным входами "Считывание .Стоки транзисторов 9 и 7 первого 25логического элемента являются прямыми инверсным входами "Запись". Инверсный выход 1-го триггера является выходом регистра Готовность входа",прямой выход -. го триггера являетсявыходом регистра "Готовность выхода"Регистр постоянно возбуждается .двухфазными неперекрывающимися тактовыми импульсами (фазами) Ф 1 и ф .Принцип работы регистра следующий.Если в данный момент по ф призалиси (считывании) -й или (1+1)-йтриггер переключается в "1" ("О"),а (+1)-й ( 1-й) устанавливается в"О" ("1"), то в следующий момент по,ф на (1+1)-м выходе регистра возни 1кает импульс, который переключаетв 1 (1+1)-й и в Он 1-й триггеры.Логическая "1" - приблизительно 5 В,логический "О" - приблизительно О В.По каждому ф через транзисторы7- 10 происходит предзаряд затворовключевых 3 и 4 и нагрузочных 5 и 6транзисторов нечетных логических элементов а по ф- предзаряд затворовтех же транзисторов четных логических элементов. Запись нового слова в буферное ЗУ производится по ф установлением высокого уровня на входе "Зп." и Я ниякого на входе "Зй" Если буферное ЗУ не заполнено, то высокий уровень по ф передается на затворы 511 2 нагрузочных транзисторов 5 и 6, а" низкий - на затвоРы ключевых транзисторов 3 н 4. По окончании ф уров1 ни удерживаются на затворах этих транзисторов, и по Ф на первом вы.ходе формируется положительный импульс (маркерная "1"), который переключает в "1" первый триггер и служит для занесения входного слова в буферное ЗУ. Далее маркерная "1" продвигается по регистру слева направо и управляет сдвигом в буферном ЗУ. Когда по ф импульс действует на -м выходе, он переключает в 1 1-й и в."О (1 - 1)-й триггеры. По этому же импульсу ф после пере 2ключения триггеров производится пред- заряд затворов транзисторов 3-6 четных логических элементов. В (1+1)-м элементе реализуется совпадение низких уровней на затворах транзисторов 3 и 4 и высоких уровней на затворах транзисторов 5 и 6. По ф формируется импульс высокого уровня на 9.1)-м выходе через открытые транзисторы 5 и б. Так как эти транзисторы с встроенным каналом (или с нулевым порогом), то уровень напряжения передается на выход беэ понижения, 1-й триггер переключается в "О", (1+1)-й - в "1".В регистре должен быть обеспечен быстрый разряд выходных шин. Разряд происходит частично во время паузы между импульсами через транзисторы 5 и 6 (относительно большое сопротивление), и если эта пауза не велика, то полного разряда может не произойти, Окончательный разряд выходных шин происходит в начальный момент по следующему тактовому импульсу. Например, после формирования импульсов на 1-м выходе по Ф2 и на (1+1)-м выходе по Ф окончательный разряд 1-й выходной шины происходит вследствие того, что в первый момент по ф, когда начинается заряд (1+1)-й выходной шины и 1-й триггер еще установлен в "1" через. транзистор 8 1-го элемента передается высокий уровень на затвор транзистора 4, последний открывается и быстро (через малое сопротивление) разряжается 1-я выходная шина. По этому же импульсу после переключения 1-го триггера в "О" могут затем снова установиться низкие уровни на затворах транзис3. 1170 торов 3 и 4 1-го элемента; это соответствует записи информации в буферное ЗУ подряд по каждому импульсу фРассмотрим случай, когда(+1)-й и все последующие. триггеры регистра установлены в "1".При занесении нового слова маркерная "1" продвигается.до 1-го триггера. По ф она заносится в 1-й триг и гер, в (л+1)-м элементе низкий уровень передается на затворы транзисторов 3 и 6, высокий - на затворы транзисторов 4 и 5. Так как транзистор 4 при этом отКрыт, то в (+1)-й выходной шике импульс не формируется, 1-й триггер остается в "1".При считывании высокий уровень подается на вход "Сч.", низкий на вход "Сч.", По ф.через управляю" 2 О щие (вентильные) транзисторы происходит предзаряд, и если триггеры регист. ра находятся в состоянии "1", то по , ф на выходе (1+1)-го элемента формируется импульс, -й триггер переклю- д чается в "О", в 1-м элементе высокие уровни передаются на затворы транзис 511 4торов 5 и 6, а низкие - на затворы транзисторов. 3 и 4. По Ф, формируется импульс на -й выходной шине он- переключает в "О" (У)-й триггер и возвращает,. в 1-й. Далее маркер. йьй "0" продвигается по регистру, и импульсы на его выходах управляют сдвигом данных в буферном ЗУ,Запись и считывание могут происходить одновременно, при этом маркер" ные "1" и "О" продвигаются по регистру навстречу, и в определенном разряде их продвижение прерывается, конфликтных ситуаций не возникает благодаря тому, что каждый триггер пере-, ключается в "О" и "1" по разньв тактовым импульсам, и предзаряд смежных элементов также производится по разньи тактовым импульсам, т.е. в регистре имеется временное разделение сигналов.Подготовка регистра,к работе после включения питания осуществляетсяподачей серии сигналов "Считыванием, при этом регистр "очищается", т.е. все триггеры устанавливаются в "О".1170511 Составитель А. Дерюгинор Л,Веселовская ТехредЛ.Мартяшова Корректор, А.Тяско Тираж 584 Подписндарственного комитета СССРиэобретений и открытийЖ, Раушская наб., д. 4/5 10/49ВНИИПИ Гопо делам3035, Москва,лиал ППП "Патент", г. Ужгород, ул. Проектна