Дешифратор для запоминающего устройства

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ, Государственный комитет СССР ио делам изобретений и открытийОпубликовано 071282. Бюллетень Мо 45 Дата опубликования описания 07.12.82 А.С.Луиииков, А.Б.ОЛиолько, А.Н.Бочков и И.П.Лазаренко(54) ДЕШИФРАТОР ДЛЯ ЗАПОМИНАЮЩЕГОУСТРОЙСТВА Изобретение относится к эапоминаюким устройствам,Известен дешифратор, содержащийчетыре транзистора и конденсатор,причем источники первого и второготранзисторов соединены со стокомтретьего транзистора, сток первогои затвор второго транзисторов подключены к шине питания, затвор первого транзистора соединен с управляющей шиной, а,затвор и исток третьего транзистора - с адресной шинойи шиной земли соответственно, стоквторого транзистора подключен к затвору четвертого транзистора и кодной обкладке конденсатора, другаяобкладка которого объединена с источником четвертого транзистора и свыходной шиной, сток четвертоготранзистора соединен с входной шиной 11 .Недостатком этого устройства является низкая надежностьНаиболее близким по техническойсущности к предлагаемому являетсядешифратор для запоминающего устройства, содержащий девять транзисторови два конденсатора, причем истокипервого, второго и третьего транзисторов соединены со стоком четвертого транзистора и с одной иэ обкладокпервого и второго конденсатора, другие обкладки которых подключены к 5 затворам второго и третьего транзисторов и к источнику пятого транзистора, затвор и сток которого соединены со стоком первого транзистораи с шиной питания, затворы первого,шестого и седьмого транзисторовподключены к управляющей шине, а затвор четвертого транзистора - к адресной шине, сток второго транзистора соединен с затвором восьмоготранзистора, а сток третьего транзистора - с затвором девятого, стокивосьмого и девятого транзисторовподключены к первой и второй входнымшинам соответственно, исток восьмого и сток шестого транзисторов соединены с первой выходной шиной, аисток девятого и сток седьмого транзисторов - с второй выходной шиной 2 .Недостатком этого устройства является низкая надежность, обусловленная тем, что при бросках величинынапряжения питания, обусловленныхпомехами от внешних устройств, назатворах второго и третьего транзисторов к моменту появления положительного потенциала на входных шинахможет возникнуть потенциал, превышающий величину разности напряженияпитания и порогового напряженияран з исторов, что приведет к повышению токов утечки через второй и третий транзисторы, снижению потенциала на затворах восьмого и девятоготранзисторов ухудшению фронтов сигналов и уровней логической единицына выходных шинах.Цель изобретения - повышение надехности дешифратора для запоминающего устройства.Поставленная цель достигаетсятем, что в дешифратор для запоминающего устройства, содержащий МДПтранзисторы, причем истоки первогои второго тРанзистоРов соединены состоком третьегО транзистора, стоквторого транзистора соединен с затвором четвертого транзистора, затворвторого и исток пятого транзисторовобъединены, сток первого транзисторасоединен с затвором и стоком пятоготранзистора и шиной питания, затворпервого транзистора является управляющим входом дешифратора, истоктретьего транзистора соединен с шиной нулевого потенциала, а затворявляется адресным входом дешифрато"ра, исток и сток четвертого транзистора являются соответственно выходоми информационным входом дешифратора,введен шестой ИДП-транзистор, истоккоторого соединен с затвором второго транзистора, затвор подключен кшине питания, а сток является управляющим входом дешифратора.На Фиг. 1 приведена принципиальная схема дешифратора; на фиг, 2временные диаграммы, поясняющиеего работу,Дешифратор содержит транзисторы1-6, шину 7 питания, управляющий 8,адресный 9 и информационный 10 входыи выход .11 дешифратора, а также шину12 нулевого потенциала,На Фиг. 2 изображены диаграммынапряжений на управляющем 8, адресном 9 и информационном 10 входахдешифратора.Транзистор 5 выбирается таким образом, чтобы постоянная времени разряда емкости затвора транзистора 2через транзистор 5 была больше,чем время между отрицательным фронтом на входе 8 и положительным фронтом на входе 9, и чтобы сопротивление транзистора 5 было намногобольше, чем транзистора б.Дешифратор для запоминающего устройства работает следующим образом.рассмотрим работу дешифратора,например, для случая, когда он является составной частью (модулем) дешифратора для запоминающего устрой ства на несколько разрядов, Приэтом шина 7 питания и шина 12 нулевого потенциала, а также входы .8 модулей соответственно объединены.В исходном состоянии на входах8 и 10 и выходе 11 низкий потенциал,на входе 9 высокий потенциал, емкости стоков транзисторов 2 и 3 разряжены до нулевого уровня, затвор транзйстора 2 заряжен до потенциала,близкого к величине (но не превышающей ее),50 тгде И - напряжение питания;Ъ, - пороговое напряжение транзистора. Формула изобретенияДешифратор для запоминающего устройства, содержащий МДП-транзисторы,Потенциал затвора транзистора 2может превышать потенциал егоистока,В случае, если вслед за исходным20 состоянием напряжение питания снизится до уровня 0, потенциал навходе 9 снизится до уровня логического нуля, и на вход 8 поступит высокий потенциал. Тогда начнется за 25 ряд до уровня (Б - Ч-) стока транзистора 3 и затвора транзистора 4.При этом потенциал затвора транзистора 2 за счет передачи напряжениячерез емкость канал - затвор тран 30 зистора 2 превысит потенциал йсточника питания. Когда потенциал навходе 8 снизится до уровня логического нуля, а на входы 9 всех модулей, кроме одного, поступит высокий35 логический уровень, произойдет разряд стоков транзисторов 2 и 3 допотенциала земли всех модулей, кроме одного. Потенциал затвора транзистора,2 достигнет уровня (И- Чт)40 и затем через транзистор 6 разрядится до уровня, определяемого соотношением размеров транзисторов 6 и5, но не превышающего величинуР 1 - т)Таким образом, потенциал затворатранзистора 2 не бУдет превышатьпотенциал его истока и при возрастании потенциала на затворе транзистора 4, когда на вход 9 поступитвысокий логический уровень. Транзистор 2 будет надежно закрыт и непроизойдет ограничения потенциала назатворе транзистора 4 эа счет утечки через транзистор. 2. В результатеэтого улучшаются фронты сигналов на55 выходе 11 дешифратора и повышаетсянадежность его работы,Технико-экономическое преимущество предлагаемого дешифратора заключается в более высокой надежнос 60 ти по сравнению с прототипом.980160 ираж 62 ИИПИ Заказ 9368/ одписное Филиал П ПП "Патент", г. Ужгород, ул. Проектн причем истоки первого и второготранзисторов соединены со стокомтретьего транзистора, сток второготранзистора соединен с затвором четвертого транзистора, затвор второгои исток пятого транзисторов объединены, сток первого транзистора соеди.нен с затвором и стоком пятоготранзистора и шиной питания, затворпервого транзистора является управляющим входом дешифратора, истоктретьего транзистора соединен сшиной нулевого потенциала, а затворявляется адресным входом дешифратора,исток и сток четвертого транзистораявляются соответственно выходом и информационным входом дешифратора,о т л и ч а ю щ и й с я тем, что, сцелью повышения надежности дешифратора, в него введен шестой ИДП-транзистор, исток которого соединен сзатвором второго транзистора, затворподключен к шине питания, а сток является управляющим входом дешифратора. Источники информации,принятые во внимание при экспертизе 1. Патент Великобритании 91402444,кл, С 4 С, опублик. 1975. 2. Патент Японии 955-28138,кл, 27 (7) С, опублик. 1980 (прото 15 тип). 1