Дешифратор на дополняющих мдп-транзисторах

СОЮЗ СОВЕТСНИХСОЦИА ЛИСТ ИЧЕСНИКРЕСПУБЛИК Ц 5 Ц й 11 С 8/О ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) 1. Букреев И.Н. и др, Микроэлектронные схемы цифровых устройств.М., "Советское радиоф, 1975, с.314,: рис. 7.,4.2, Авторское свидетельство СССРВ 798997, кл. б 11 С 8/00, 1981(,54) (57) ДЕШИФРАТОР НА ДОПОЛНЯЮЩИХМДП-ТРАНЗИСТОРАХ, содержащий логические ячейки, состоящие из.параллельно соединенных транзисторов.р-типа, управляющего транзистораИ-типа, транзистора обратной связиП-типа и элемента ИЛИ-НЕ, инвертор,адресные элементы И-НЕ, причем выход ннвертора подключен к затворамуправляющих транзисторов И -типалогических ячеек, а его вход соединен с первыми входами адресныхэлементов И-НЕи является управляющим входом дешифратора, вторые входы каждой пары адресных элементовИ-НЕ являются соответственно прямыми и инверсньва адресными входами дешифратора, затворы каждогоиз транзисторов 1 р-типа логическихячеек подключены к одному из выходов пары адресных элементов И-НЕв соответствии с двоичнин кодомномера ячейки, истоки транзисторовр-типа подключены к шине питания,истоки транзисторов И -типа - к зине нулевого потенциала, стокитранзисторов каждой логическойячейки подключены к первому входуэлемента ИЛИ-НЕ, выход которого соединен с затвором транзистора об-.ратной связи )(-типа данной логической ячейки и является выходомдешифратора, о т л и ч а ю щ и й -с я тем, что, с целью повышениябыстродействия, он содержит дополнительный элемент ИЛИ-НЕ, вхо,ды которого соединены с первнчивходами элементов ИЛИ-НЕ двух логических ячеек, а выход подклю- .чен к вторьм входам элементовИЛИ-НЕ всех логических ячеек, третьивходы которых подключены к выходуИзобретение относится к вычислительной и импульсной технике и может быть использовано при по- . строении микромощных интегральныхзапоминающих устройств (ЗУ).Известен дешифратор на дополняющих МДП-транзисторах, используемый в качестве встроенного дешифратора интегрального полупроводникового ЗУ, в котором линейные дешифраторы первой ступени выполнены на дополняющих МДП-транзисто- рах, а матричный дешифратор второй ступени - на транзисторах П -типа Ц .Недостатком известного дешифратора является низкое быстродействие.Наиболее близким к предлагаемому является дешифратор на дополняющих МдП-транзисторах содержащий логические ячейки, состоящие из параллельно соединенных транзисторов Р-типа, управляющего транзистора И -типа, транзистора обратной связи О-типа и элемента ИЛИ-НЕ, элемента ИЛИ с задержкой, первый инвертор, второй инвертор, адресные элементы И-НЕ, причем выход первого инвертора подключен к затворам управляющих транзисторов логических ячеек и первому входу элемента ИЛИ с задержкой, а его вход соединен с выходом второго инвертора с задержкой и первыми входами адресных элементов И-НЕ, вход второго инвертора с задержкой соединен с вторым входом элемента ИЛИ с задержкой и является управляющим входом дешифратора, вторые входы каждой пары адресных элементов И-НЕ являются соответственно прямыми и инверсными адресными входами дешифратора, затворы каждого из транзисторов р-типа логических ячеек подключены к одному из выходов пары адресных элементов И-НЕ в соответствии с двоичным кодом номера ячейки, истоки транзисторов р-типа подключены к шине питания, истоки транзисторов И -типа - к шине нулевого потенциала, стоки транзисторов каждой логической ячейки.подключены к первому входу элемента ИЛИ-НЕ, выход которого соединен с затвором транзистора обратной связи й -типа данной логической ячейки и является выходом дешифратора, выход элемента ИЛИ с задержкой подключен к вторым входам элементов ИЛИ-НЕ всех логических ячеек 121 .,цешифратор отличается низкой потребляемой мощностью, отсутствй.ем ложной выборки по адресам, Эти достоинства дешифратора достигаются за счет введения в схему элементов ИЛИ и инвертора с задержками, что, однако, снижает его быстродействие из-за большого разброса значений задержки таких элементовЦель изобретения - повышениебыстродействия дешифратора,Поставленная цель достигаетсятем, что в дешифратор на дополняющих МДП-транзисторах, содержащихлогические ячейки, состоящие из па 10 раллельно соединенных транзисторовр-типа, управляющего транзистора11-типа, транзистора обратной связии-типа и элемента ИЛИ-НЕ, инвертор, адресные элементы И-НЕ, причем15 выход инвертора пОдключен к затворам управляющих транзисторов П -типалогических ячеек, а его вход соединен с первыми входами адресныхэлементов И-НЕ и является управляющим входом дешифратора, вторыевходы каждой пары адресных элементов И-НЕ являются соответственнопрямыми и инверсными входами дешифратора, затворы каждого иэ транзисторов р-типа логических ячеек подключены к одному иэ выходов парыадресных элементов И-НЕ в соответ. -ствии с двоичным кодом номераячейки, истоки транзисторов р-типаподключены к шине питания, истокитранзисторов п -типа - к шине нулевого потенциала, стоки транзисторовкаждой логической ячейки подключены к первому входу элемента ИЛИ-НЕ,выход которого соединен с затворомЗ 5 транзистора обратной связи И -типаданной, логической ячейки и являетсявыходом дешифратора, введен дополнительный элемент ИЛИ-НЕ, входы которого соединены с первымивходами элементов ИЛИ-НЕ двух логических ячеек, а выход подключен квторым входам элементов ИЛИ-НЕ всехлогических ячеек, третьи входы которых подсоединены к выходу инвертора,На чертеже показана схема дешифратора на дополняющих МДП- транзисторах,Дешифратор содержит логические50 ячейки 1, состоящие из параллельно соединенных транзисторов р-типа2, управляющего транзистора И-типа3 транзистора обратной связи И -типа 4 и элемента ИЛИ-НЕ 5, инвертор 6, адресные элементы И-НЕ 7, 6причем выход инвертора 6 подключенк затворам управляющих транзисторов 3 логических ячеек 1, а еговход соединен с первыми входамиадресных элементов И-НЕ 7 и явля 60 ется управляющим входом 8 дешифра"тора, вторые входы каждой пары адресных элементов И-НЕ 7 являются:соответственно прямыми и инверсными адресными входами 9 дешифра 65 тора, затворы каждого из транзисторов 2 логических ячеек 1 подключены к одному из выходов пары адресных элементов И-НЕ 7 в соответствии с двоичным .кодом номера ячейки 1. Истоки транзисторов 2 подсоединены к шине 10 питания, а истоки транзисторов 3 и 4 - к шине 11 нулевого потенциала, стоки транзисторов 2, 3 и 4 каждой логической ячейки 1 подключены к первому входу элемента ИЛИ-НЕ 5, выход которого соединен с затвором транзистора 4 обратной связи данной логической ячейки и является выходом 12 дешифратора. Входы введенногодополнительного элемента ИЛИ-НЕ 13 соединены с первыми входами элементов ИЛИ-НЕ 5 любых двух логических ячеек 1, например, первой и второй, как показано на . чертеже, а выход подключен к вторым входам элементов ИЛИ-НЕ 5 всех логических ячеек 1, третьи входы которых подсоединены к выходу инвертора 6. Элементы ИЛИ-НЕ 5 и 13, инвертор 6, адресные элементы И-НЕ 7 построены на основе дополняющих МДП-транзисторов по известным схемам.Дешифратор на дополняющих .МДН- транзисторах работает следующим образом.В исходном состоянии (рЮким не-, выборки ) на управляющий вход 8 подается сигнал логического "0" (нулевой потенциал). На выходах адресных элементов И-НЕ 7 и инвертора 6 напряжение соответствует логической "1" (высокий уровень), в.результате чего транзисторы 2 в каждой из логических ячеек закрыты, управляющие транзисторы 3 открыты и на первых входах элементов ИЛИ-НЕ 5 присутствует логический " 0 . На обоих входах дополнительного элемента ИЛИ-НЕ 13 присутствуют логические " 0", а на его выходе вырабатывается логическая 1 , которая подается на вторые входы элементов ИЛИ-НЕ 5, на третьих входах которых также присутствует логическая "1 с выхода инвертора 6. Наличие логических1" на вторых и третьих входах элементов ИЛИ-НЕ 5 обусловливает на выходах 12 дешифратора присутствие логических 0 (не- выбранное состояние выходов логических ячеек 1 )Транзисторы 4 обратной связи закрыты. В режиме выборки на адресные входы 9 подаются парафазные сигналы адреса выбираемой ячейки 1, а на управляющий вход 8 - сигнал логической " 1 , в результате на выходах адресных элементов И-НЕ 7 вырабатываются инвертированные парафазные сигналы адреса, а на вы 55 60 65 При подаче на управляющий вход 8 дешифратора сигнала логического О (перевод дешифратора в невыбранное состояние) на выходахадресных элементов И-НЕ 7 появляются сигналы логических "1 , которые закрывают транзисторы 2 логических ячеек 1, инвертор 6 вырабатывает сигнал логической ф 1", который открывает управляющие транзисторы 3 и, поступая на третьи входы элементов ИЛИ-НЕ 5, на выбранном выходе 12 вырабатывает сигнал логического "0 (формируется задний.ходе инвертора 6 - сигнал логичес=П сюкого 0 , который закрывает управляющие транзисторы 3 во всехячейках 1. Сигналы с выходов адрес-,ных элементов И-НЕ 7 поступаютна затворы транзисторов 2 и обусловливают во всех логических ячейках 1, кроме одной - выбранной,открывание хотя бы одного из транзисторов 2, что, в свою очередь,приводит к появлению в этих логических ячейках на первых входахэлементов ИЛИ-НЕ 5 сигналов логической ц 1" . В выбранной логической ячейке все транзисторы 2, 3 и 4 15 в этот момент времени закрыты и исходное состояние логического 0 напервом входе элемента ИЛИ-НЕ 5 домомента открывания транзистора 4обратной связи сохраняется за счетпаразитной емкости, имеющейся всхеме, и медленного (с постояннойвремени порядка нескольких сотенмикросекунд) заряда этой емкостиза счет токов утечек обратно-сме щенных Р-ч-переходов транзисторов2, 3 и 4 этой логической ячейки.В дополнительном элементе ИЛИ-НЕ 13на один или оба входы поступаютсигналы логической 1 , обусловливающие появление на его выходесигнала логического "О , которыЯпоступает на вторые входы элементовИЛИ-НЕ 5 всех логических ячеек 1,в результате чего на выходах 12всех .выбранных логических ячеексохраняется состояние логического, О , а на выходе выбранной логической ячейки вырабатывается сигналлогической "1" (формируется передний фронт выходного сигнала дешиф ратора ), так как к моменту появлениясигнала логического0 на вторыхвходах элементов ИЛИ-НЕ 5 на третьих входах этих элементов уже имеется сигнал логического "0" с выхода 45 инвертора 6. Сигнал логической 1на выбранном выходе 12 дешифратораоткрывает транзистор 4 обратнойсвязи и тем самым поддерживает состояние логического 0" на первомвходе элемента ИЛИ-НЕ 5 выбраннойлогической ячейки 1.1059626Дешифратор имеет задержку срабатывания %, определяемую выражением1, -.:1, о, ( 1 о, в9 11ьМ 1 сгде ,1 - время переключения изф 1 в "О элементовИ-НЕ 7.и элемента ИЛИНЕ 13 соответственно.,6 з -.время переключения изфО .в ф 1 невыбраннойлогической ячейки иэлемента ИЛИ-НЕ 5 соответственно;Эадеркку срабатывания прототипа12 можно определить выражениемгю7 в маес Угде 7 цс - максимальное время пе;1 Ореключения из "1 в"О" элемента ИЛИ с задерккой прототипа.Для обЕспечения надежной работы прототипа необходимо, чтобы минимальное время переключения из "1 в фО" элемента ИЛИ с.задерккой прототипахнмакс было не менее чемоРЦф 1 ф (гдеЕф, - максимальное время переключения из "О" в ф 1 второго инвертора с задержкой прототипа). Полагая, что 11 Д, получаем задеркку срабатыванйя предлагаемого дешифратора меньше, чем прототипа 1 по крайней мере на А 6 ф тимае тимин Значение И определяется технологическим разбросом параметров элемен-, ,тов, изменением напряжения, темпера- ., туры окружающей среды и может составлять десятки наносекунд.Отсутствие в предлагаемом дешифраторе элементов с задержками упрощает также технологический процесс изготовления устройства..ДерюгинРедактор Н,Безродная Корректор Г . Кешетн Зак я илиал ППП Патент, г род, ул, Проектн 49/56 Тираж 594 ВНИИПИ Государственного коми по делам изобретений и 13035, Москва, Ж, Раушска