Дешифратор на мдп-транзисторах

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1 С 8/О ГОСУДАРСТВЕННЫЙПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР ИТЕТРЫТИЯМ И РЕТЕНИЯ ПИСАНИ ЕЛЬСТВ и иоб- ечеирениеобеспботы.функцио ч М Деш остоиход и-го эле та 3 сое н со стов узле а.бразуютов ячейки,зуют перячейки,ком транзист Затворы т вторую групп затворы тран вую группу ад На первые ира 2 смещенияанзисторов 6 оадресных входисторов 7 обраресных входовторые адресныеивофазные адресимер, на затво хо- рательсмещевходы поные сигнаи упают прот Так, нап р транз К АВТОРСКОМУ СВ(56) Патент США Бф 4011549,кл. 340-173 СА, опублик. 1977.Патент США Ь 371882.6,кл. 307-251, опублик. 1973.(54) ДЕШИФРАТОР НА МДП-ТРАНЗИСТОРАХ Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах на МДП-транзисторах в интегральном исполнении для выработки сигнала на числовой шине накопителя при определенной комбинации входных адресных сигналовЦель изобретения - расшасти его применения путемия статического режима раНа фиг, 1 представлена нал ная схема дешифратора; на фиг, 2 - электрическая принципиальная схема ячейки дешифратора.ифратор - избирательная схема, с т из множества однотипных ячеек.Ячейка дешифратора имеет 2 иресных входов (и первых адресныхдов и и вторых адресных входов,зующих группы адресных входов ивыходВ состав ячейки входит усилный транзистор 1, транзистор 2ния, и последовательно соединен(57) Изобретение относится к вычислтельной технике и может быть использовано в ЗУ на МДП-транзисторах в интегральном исполнения. Целью изобретения является расширение областиприменения за счет обеспечения статческого режима работы. Поставленнаяцель достигается введением в каждуюячейку компенсирующего элемента, трзистора обнуления и передаточныхтранзисторов. 2 ил. элементов 3, компенсирующий элемент4 (высокоомный резистор), транзистор5 обнуления. Каждый элемент 3 имеетпередаточный транзистор 6 и ключевойтранзистор 7. Сток транзистора 6 является входом элемента 3, исток транзистора 6 соединен со стоком транзистора 7 и является вькодом элемента 3,Истоки ключевых транзисторов 7 всехэлементов 3 подключены к шине 8 нулевого потенциала. Вход первого элемента 9 подключен к второй шине 10 питания, выход соединен с входом второго элемента 3, выход второго элемента 3 соединен с входом третьего ит.д., выход (и)-го элемента 3 соединен с входом и-го элемента 3, вы 1455362ора 6 первого элемента поступает игнал А 1, а на затвор транзистора 7 того элемента - сигнал А 1, Исток транзистора смещения 2 соединен с5 ;затвором усилительного транзистора 1 1 узле Ь. Затвор транзистора 2 смещейия соединен с источником напряжения= Пн- Пг где 0 т - пороговое наряжение ЬЩП-транзистора, На сток силительного транзистора 1 подается игнал возбуждения ТК (первый сигнал ыборки). Исток транзистора 1 подклюен в узле с к нагрузочному элементу 1 (емкостной нагрузке С, которой 15 ожет быть строчная шина ПЗУ). На завор транзистора 5 подается сигнал К (второй сигнал выборки), инверсый сигналу возбуждения ТК. Узел с вляется выходом ячейки. 20Рассмотрим работу дешифратора, осле поступления определенной комбиации адресных сигналов на входы дератора осуществляется выбор опрееленной ячейки, сигнал на выходе ко Торой становится равным логическойице, на выходах всех остальныхевыбранных ячеек - логическому нулю,,редположим, в начальный момент вреени, когда сигнал ТК равен логичес- ЗО кому нулю, на дешифратор поступает акая комбинация адресных сигналов, которой все прямые адресные сигна равны логической единице, соответтвенно все инверсные сигналы равны ,огическому нулю. При указанной коминации только в ячейке, приведенной фа иг2, оказываются открытыми все передаточные транзисторы б и закрытыЙи все ключевые транзисторы 7, эта 4 О ячейка оказывается выбранной, а в Остальных ячейках дешифратора либо дик, либо несколько передаточных транзисторов 6 закрыты, так как на х затворы поступают сигналы логичес кого нуля,и либо один, либо несколько соответствующих ключевых.транзисторов 7 открыты сигналами логической единицы, поступившими на их затворы, Щ результате в выбранной ячейке проЙсходит предзаряд затвора транзисто 1 а 1 до напряжения Б - 2 Б значительно превышающего 0 т, от источника 3через открытые транзисторы б и транзистор 2. В остальн ячейках 55 происходит обнуление затвора транзисгоров 1 по цепи: затвор, транзистор 2, открытые транзисторы б, открытые транзисторы 7, шина 8, а также обну ление выходов элементов 3, к которому подключены открытые транзисторы 7. Емкость С(емкость затвор-канал) в выбранной ячейке становится максимальной, в остальных ячейках - минимальной, Транзисторами 5, которые открыты сигналом ТК, равным логической единице, осуществляется обнуление всех нагрузочных элементов 11, т.е, всех строчных шин, подключенных к выходам ячеек дешифратора. При гоступлении сигнала ТК, равного логической единице, соответственно ТК равного логическому нулю, закрываются транзисторы 5, возбуждается выход выбранной ячейки, на нем формируется напряжение логической единицы, на выходах всех остальных ячеек сохраняется нулевой потенциал. Возбуждение выхода выбранной ячейки осуществляется в результате заряда Сн от источника сигнала Тй через открытый транч зистор 1, Емкости Сз, Сз, Сз Уско ряют процесс заряда строчных шин путем перекачки заряда на затвор транзистора 1 со стока, истока и канала этого транзистора. В результате в выбранной ячейке на затворе транзистора 1 формируется напряжение, значительно превышающее уровень сигнала ТК, что позволяет большими токами транзистора 1 быстро с малым фронтом нарастания зарядить емкость строчных шин до напряжения, близкого или равного уровню сигнала ТК Пр едлаг аемыиотать в стати фратор может ра Если сигнал ТК в течение длительного времени, т.е, в статике, будет сохранять значение, равное логической единице, будет неизменной комбинация адресных сигналов, поданных на дешифратор, то и на выходе дешифратора будут сохраняться установленные сигналы, т.е. на выходе выбранной ячейки будет сохраняться сигнал логической единицы, а на выходах всех остальных невыбранных ячеек будут сохраняться сигналы логического нуля, Возможность работы дешифратора в статическом режиме обусловлена следующим, Затвор усилительного транзистора 1 выбранной ячейки жестко соединен через транзистор 2 смещения и последовательно соединенные открытые передаточные транзисторы 6 с источ 1455362ником питания, а все ключевые транзисторы 7 этой ячейки закрыты. Таким образом, на затворе транзистора 1 выбранной ячейки будет поддерживаться5 сигнал логической единицы, величина которого не менее У - 2 0, сток этого транзистора соединен с источником сигнала ТК,соответственно на истоке этого транзистора, т.е. на выходе выбранной ячейки, будет поддерживаться сигнал логической единицы, уровень которого не менее ц - 3 Б . Затворы транзистороввсех невыбранных ячеек жестко соединены с шиной нулевого потенциала через открытые транзисторы 2 и открытые транзисторы 6 и 7, поэтому на затворах этих транзисторов будет поддерживаться сигнал логического нуля, транзисторы будут за крыты, соответственно на выходах не- выбранных ячеек будет сохраняться сигнал логического нуля. Из-за наличия паразитных токов по выходам невыбранных ячеек в узлы с этих ячеек возмож но натекание заряда из-за паразитных токов, что может привести к появлению ложных сигналов логической единицы на выходах этих невыбранных ячеек. Для исключения этих ложных сигналов в де- З 0 шифратор введены компенсирующий элемент, соединяющий узел с с шиной нулевого потенциала, создавая путь для стекания заряда от узла с к шине нулевого потенциала, компенсируя таким образом паразитный заряд.дешифратор имеет низкую потребляемую мощность. Мощность таким дешифратором потребляется от источника 040 только в короткие промежутки времени переключения входных адресных .сигналов. Формула изобретенияДешифратор на МДП-транзисторах, содержащий ячейки, каждая из которых состоит из ключевых транзисторов, затворы которых являются первой группой адресных входов дешифратора, истоки подключены к шине нулевого потен-. циала дешифратора, усилительного транзистора, сток которого является первым входом выборки дешифратора, тран-. зистора смещения, затвор которого под" ключен к первой шине питания, а исток - к затвору усилительного транзистора, исток которого является выходом дешифратора, о т л и ч а ю щ и й с я тем, что, с целью расширения области применения путем обеспечения статического режима работы дешифратора, в каждую ячейку дешифратора введены компенсирующий элемент, выполненный на высокоомном резисторе, транзистор обнуления и последовательно соединенные передаточные транзисторы, затворы которых являются второй группой адресных входов дешифратора, сток первого передаточного транзистора подключен к второй шине питания, истоки каждого из передаточных транзисторов подключены к стокам соответствующих ключевых транзисторов, сток транзистора смещения подключен к истоку последнего передаточного транзистора, затворы транзисторов обнуления являются вторым входом выборки дешифратора, истоки подключены к щине нулевого потенциала дешифратора и первому выводу соответствующего высокоомного резистора, второй вывод которого соединен с истоком усилительного транзистора, сток транзистора обнуления соединен с первым инверсным входом выборки дешифратора.- 1455362 0 ТК Т е оставитель Л, Амусьеваехред М.Ходанич Корректор С Черн Редакт штулинец Заказ 7456/55 Тираж 558 ПодписноеВНИИПИ Государственного комитетапо изобретениям и открытиям при ГКНТ СС113035, Москва, Ж, Раушская наб., д. 4/5 нно-полиграфическое предприятие, г. Уж ул Проектная роизво