Устройство для контроля блоков памяти

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциалистическихРеспублик пп 90481(61)Дополнительное к авт. сеид-ву (22) Заявлено 15. 04, 81 (21) 3278750/18-24 с присоединением заявки Но(23) ПриоритетОпубликоваио 3010,82, Бюллетень М 2 40 Р 1 М К з 3 11 С 29/ОО Государственный комитет СССР по дедам изобретений и открытийДата опубликования описания 301082(54) устроиство для контроля влоков пи 4 ятиИзобретение относится к запоминающим устройствам и может быть применено для контроля блоков постояннойпамяти.Известно устройство для контроляблоков памяти, в котором при записи(считывании) информации в оперативное запоминающее устройство формируется контрольный разряд, равный сумме контрольных разрядов адреса и ело"ва, что позволяет обнаружить чтениепо неправильному адресу, а также искажение информацииЦ .Недостатком этого устройства является его сложность, Наиболее близким техническим решением к изобретению является устройстводля контроляблоков памяти, содержащее формирователь сигналов регенерации, регистрыадреса, блок управления, блок местного управления, триггер, фораирователь сигналов записи и считывания, формирователь тестовых сигналов, схему сравнения, регистр числа, блок останова, элементы И, элемент НЕ и коммутатор ).2).Недостатком этого устройства является нйзкая точность контроля ад 1 ресной части постоянных запоминаю,щих устройств,Цель изобретения - повышение точ.ности контроля устройства.Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержащее генератор тактовых импульсов, выход которого подключен к первому входу первого элемента И, первый триггер, блок установки эталонов, выход которого соединен с первым входом схемы сравнения, и Формирователи импульсов, выходы которьпс являются управляющими выходами устройства, введены счетчики, второй триггер, блок контроля четности, блоки свертки адреса, вто.рой и третий элементы И, причем вхо ды первого счетчика подключены к выходу первого элемента И и входам Формирователей импульсов, выходы пер" вого счетчика подключены к входам первого блеска свертки адреса и являются адресными выходами устройства, информационными входами которого являются одни из входов блока контроля четности, другой вход которого является контрольным входом устройства и соединен с одним из входов второго блока свертки адреса, другой вход которого подключен к выходу первого блока свертки адреса, а выход - кНа чертеже представлена Функциональная схема. предлагаемого устройства.Устройство содержит генератор тактовых импульсов, первый элемент И 2, первый счетчик 3, Формирователи 4 импульсов, проверяемый блок 5 памяти. Устройство содержит также блок б контроля четности, первый триггер 7, первый 8 и второй 9 блоки свертки адреса, второй счетчик 10, схему 11 сравненияблок 12 установки эталонов, второй 13 и третий 14 элементы И и второй триггер 15.Устройство работает следующим об,разом.Производится пуск генератора 1 зацепи пуска и начальнго сброса условно непоказаны),и импульсчерез элемент И 2 ноступаетна входысчетчика Зи Формирователей, 4, которые Формируют по амплитуде и длительности необходимые сигналы управления (обращение, чтение и т,п.) Считанная информация с проверяемого блока 5 контролирует" ся на четность блоком б. При нечетной информации триггер 7 Устанавли вается в 1, и 01 с нулевого выхода триггера 7 постуйает на второй вход элемента И 2, при этом происходит останов. Счетчик 3 указывает адрес сбоя. Контрольный разряд, те. разряд, дополняющий до четности инФормацию в блоке 5, поступает на один из входов блока 9, на другой вход которого с выхода блока 8 поступает контрольный разряд адреса, и на выходе блока 9 формируется комби нированный контрольный разряд. Счет чик 10,подсчитывает число единиц комбинированного контрольного разря" да по всему массиву информации блока 5 памяти, Это число сравнивается схемой 11 сравнения с эталоном, установленным на блоке 12.Эталон для каждого блока 5 памяти определяется на этапе записи информации в него и представляет собой ф константу, которую и устанавливают вручную в блоке 12. При считывании инФормации по последнему адресу из блока 5 на выходе многовходового элемента И 14 появляется 1,кото 65 Формула изобретения входу второго счетчика, выход которого соединен с вторым входом схемысравнения, выход блока контроля четности подключен к входу первого триггера, нулевой выход которого соединен с вторым входом первого элементаИ, третий вход которого подключен кнулевому выходу второго триггера,вход которого соединен с выходом второго элемента И, входы которого подключены соответственно к выходу схе" 1 Омы сравнения и к выходу третьего элемента И, входы которого соединены свыходами первого счетчика. рая попадается на первый вход элемента И 13.Если значение счетчика 10 равно эталону, установленному в блоке 12, то на выходе схемы 11 сравнения будет сигнал 0 и триггер 15 не .установится в 1, т.е. сбоя нет. В противном случае сигнал 0 с нулевого выхода триггера 15 поступает на третий вход элемента И 2 и происходит останов,устройства по неисправности адресной части проверяемого блока. Таким образом, устройство выполняет контроль блока 5 памяти при считывании из него информации на его рабочей частоте в динамическом режиме, что повышает точность контроля.Устройство особо эффективно при контроле блоков постоянной памяти, контроль адресной части которых в динамическом режиме на рабочей частоте проверяемого блока представляет значительные трудности. Устройство для контроля блоков памяти, содержащее генератор тактовых импульсов, выход которого подключен к первому входу первого элемента И, первый триггер, блок установки эталонов, выход которого соединен с первым входом схемы сравнения, и Формирователи импульсов, выходы которых являются управляющими выходами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения точности контроля, в него введены счетчики, второй триггер, блок контроля четности, блоки свертки адреса, второй и третий элементы И, причем входы первого счетчика подключены к выходу первого элемента И и входамФормирователей импульсов, выхбды первого счетчика подключены к входам первого блока свертки адреса и являются адресными выходами устройства, информационными входами которого являются одни из входов блока контроля четности, другой входкоторого является контрольным входом устройства и соединен с одним из входов второго блока свертки адреса,другой вход которого подключен к выходу первого блока свертки адреса, авыход - к входу второго счетчика, выкод которого соединен с вторым входом схемы сравнения, выход блокаконтроля четности подключен к входу первого триггера, нулевой выход которого соединен с вторьм входом первого элемента И, третий вход которогоподключен к нулевому выходу второготриггера, вход которого соединен свыходом второго элемента И, входыкоторого подключены соответственно квыходу схемы сравнения и к выходу.третьего элемента И, входы которого соединены с выходайн первого счетчика.Источники инФормации; .принятые во внимание при экспертизе Составитель Т.И.Зайценко Техред А.Ач едактор арсен Коррек одпнсное л ППП Патентфф, г,ужгоро Проектная,4 Фи каэ 8398/65. ВНИИПИ по де 113035, Тираж 622 сударственного ам изобретенийосква, З, Р 1.Патент Англии 9 1297836кл, С 06 Р 11/08, опублик. 1977.2. Авторское свидетельство СССРМ 752499, кл, 6 11 С 29/ОО, 1978(прототип. омитета ССС открытийушская наб.,