Запоминающее устройство с самоконтролем

ОПИСАНИЕ ИЗОВРЕТЕНИЯ Союз СоветскнкСоциалистическихРеслублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(61) Дополнительное к авт. свнд-ву(22) Заявлено 16. 04.81 (21) 3278748/18-24 51 М. КЯ. с присоединением заявки Нов(23) Приоритеть 11 С 29/00 Государствеииый комитет СССР по делан изобретеиий и открытий,Специальное конструкторское бюро систем автоматического управления иХарьковский ордена Ленина ползФехн).чеСкий институт им.В.И.Ленина(54) ЗАПОИИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕИ Изобретение относится к запоминающим устройствам.Известно запоминающее устройство с самоконтролем, содержащее накопитель, входы которого через основной дешифратор адреса подключены к одним выходам регистра адреса, а выходы через усилители - ко входам блоков коррекции информации 11 .,30Недостатком этого устройства является низкая надежность.Наиболее близким к изобретению является запоминающее устройство с самоконтролем, содержащее основной накопитель с адресными и разряднымч 15 шинами, дешифратор адреса, регистр слова, блок коррекции ошибок, блок управления н дополнительный нако,и- . тель с адресными и разрядными шинамн, адресные шины которого и адрес ный вход блока коррекции ошибок соединены с первым выходом дешифратора адреса, вторые выходы которого соединены с адресными шинами основного накопителя, входы разрядных шин кото рого соединены с выходом регистра слова н с информационным выходом блока коррекции ошибок, а выходы разрядных шин - с вторым входом регистра слова н с информационным входом бло ка коррекции ошибок, сигнальные вход и выход которого соединены соответственно с шестым выходом и вторым входом блока управления, причем информационный вход-выход регистра слова является выходом устройства (2.Недостатками известного устройства являются большая аппаратурная из" быточность, обусловленная необкодимостью перевода основного накопителя в режим сокращенной емкости, и приме. нение сложной дополнительной аппаратуры (ЦВИ при появлении хотя бы одной ошибки, кратность которой превышает мсщность корректирующего кода, что приводит к сокращению информаци-. онной емкости устройства как минимум на 50 и снижению надежности устройства.Цель изобретения - повыаеиие надежности и увеличение информационной емкости устройства.Поставленная цель достигается тем, что в запоминающее устройство с самоконтролем, содержащее основной накопитель, адресные входы и разрядные входы и выходы которого соединены соответственно с выходами основного адресного блока и с выходами и входами основного разрядного блока, пер 970480вый дешифратор, основной регистр слова, блем коррекции ошибок, блок управления, дополнительный накопитель, адресные входы и разрядные входы и выходы которого подключены соответственно к выходам дополнитель ного адресного блока и к выходам и ,входам дополнительного разрядного блока, причем одни из выходов первого дешифратора подключены ко входам основного адресного блока, а другой 1 О выход подключен ко входам. дополнительного адресного блока и адресному входу блока коррекции ошибок, управляющие вход и выход которого соединены с первыми выходами и входами бло ка управления, а инФормационные вход и выход " с выходами и входами основного разрядного блока и одними из информационных выхоцов и входов основ-. ного регистра слова, другие информационные входы ивыходы которого явля-О ются входами и выходами устройства, введены ассоциативный накопитель,формирователь тестовых сигналов, дополнительный регистр слова, шифратор, второй-.дешифратор ирегистр адреса, выходы которого соединены со входами первого дешифратора и адресными входами ассоциативного накопителя, управляющий выход которого подключен ко второму входу блока управления, а инФормационныг. входы и выходы соединены соответственно с выходами шифратора и со входами дешифратора, выход которого подключен к первому управляющему входу основного регистра слова, вто рой управляющий вход которого соединен со вторым выходом блока управления и управляющим входом регистра ад" реса, один из выходов которого подключен к одному из входов Формирова теля адресных сигналов, другой вход и выход которого соединены с третьими выходом и входом блока управления, четвертый выход которого подключен к управляющему входу дополнительного 45 регистра слова, один из входов и выходов которого соединены с выходами и входами дополнительного разрядного блока, другие вход и выход дополни" тельного регистра слова подключены соответственно к первому входу схемы сравнения и выходам основного разрядного блока и ко входам основного разрядного блока, второму входу схемы сравнения и выходам Формирователя тестовых сигналов, вход которого соединен с пятым выходом блока управления, шестой выход которого подключен к третьему входу схемы сравнения, выход которой соединен со входом шифратора. 60На фиг.1 приведено предлагаемое устройство,структурная схема; на Фиг.2 и 3 - функциональные схемы блока управления и формирователя адресных сигналов соответственно. 65 Устройство (Фиг.1) содержит регистр 1 адреса, первый дешифратор 2, основной адресный блок 3, основной разрядный блок 4, основной накопитель 5, дополнительный адресный блок 6, дополнительный разрядный блок 7, дополнительный накопитель 8, основ)ной 9 и дополнительный 10 регистры слова, блок 11 коррекции ошибок;Формирователь 12 тестовых сигналов схему 13 сравнения, Формирователь 14 адресных сигналов, блок 15 управления, шифратор 16, ассоциативный накопитель 17, второй дешифратор 18.На Фиг,1 обозначены адресные входы 19 и информационные входы и выходы 20. Блок управления содержит (фиг,2) генератор 21 прямоугольных сигналов, первый 22, второй 23 и третий 24 элементы Й, счетчик 25, третий дешифратор 26 и элемент НЕ 27.На Фиг.1 и 2 обозначены также первый 28, второй 29 и третий 30 входы блока управления, первый 31, второй 32, третий 33, четвертый 34, пятый 35 и шестой 36. выходы блока управления.Формирователь адресных сигналов (фиг.3) содержит и-разрядный двоич.- ный счетчик 37, блок 38 контроля четности и коммутатор 39.Счетный и управляющий входы счетчика 37, управляющие входы блока 38 и коммутатора 39 являются входами формирователя. Выход 40 переполнения счетчика является одним из выходов формирователя, а разрядные выходы счетчика, кроме нулевого, и выход коммутатора являются другими выходами 41 формирователя.Устройство работает следующим образом.Основной накопитель 5 при числе отказов, которые устраняются применением блока 11, работает с коррекцией ошибок посредством корректирующих кодов.В определенный момент времени наступает ситуация, когда мощность корректирующего кода блока 11 оказывается недостаточной для нормального функционирования; основного накопителя 5. При этом блок 11 выдает единичный сигнал на вход 28 .блока 15 управления.Параллельно с выборкой информации из накопителя 5 и работой блока 11 осуществляется ассоциативный поиск по адресу регистра 1 в ассоциативном накопителе 17. При наличии этого адреса в накопителе 17 на его управляющем выходе Формируется единичный сигнал, который по входу 29 блока 15 (фиг.1 и 2) запрещает последнему переход в режим тестового контроля, ана информационном выходе накопителя 17 в это время формируется код ошибки, который дешифрируется дешифрато970480 слово (1111), которое записываетсяв ячейки; принадлежащее множеству А 2.После появления сигнала на входе 30блока 15 он переходит к третьему этапу контроля, при котором формирователь 14 генерирует множество адресовА 1, формирователь 12 при этом формирует нулевое тестового слово, котороепоступает на второй вход схемы 131 сравнения, а,на ее первый вход подается информация из накопителя 5. Потретьему входу на схему 13 сравненияпри этом поступает сигнал разрешениясравнения из блока 15.На выходе схемы 13 сравнения формируется результат контроля неисправного кристалла накопителя 5 в видевектора ошибки.При несовпадении кодов слов напервом и втором входах схемы 13 сравнения вектор ошибки поступает навход шифратора 16, который формирует код.ошибки для данной ячейки и за"писывает его в функицональную частьассоциативного накопителя 17. Приэтом в аргументную часть накопителя17 записывается код адреса неисправной ячейки с вчходов регистра 1.Назначение и работу шифратора 16рассмотрим на следующем примере. Допустим, блок 11 корректирует однуошибку в слове из и разрядов накопителя 5. Ставится задача увеличитьмощность корректирующего кода в двараза, т.е. корректировать две ошибки.Следовательно, вектор ошибки в этомслучае будет содержать Сй сочетанийразличных кодовых комбинаций. Дляуменьшения разрядности ассоциативного накопителя 17 шифратор 16 шифрирует комбинации С кодом разрядностью1 оц С, что значительно меньше и, исоответственно уменьшает аппаратурные затраты на ассоциативный накопитель 17,После появления единичного сигнала на выходе 40 формирователя 14блок 15 переходит к четвертому этапу контроля, при котором формирователь 14 формирует множество А 2 адресов, а формирователь 12 -единичноеслово и выполняются операции контроля, аналогичные третьему этапу контроля,Всего в процессе контроля выполняется восемь таких этапов.В табяице отражены виды и последовательность этих этапов.После окончания восьмого этапапоявление сигнала на выходе Формирователя 14 блок 15 организует перезапись информации из .накопителя 8 восновной накопитель 5 по адресам,формируемым формирователем 14,Затем блок 15 сигналом на выходе32 организует повторное обращение кнакопителю 5 по адресу, установлен-,ному на регистре 1, и ассоциативный 30 ром 18 и поступает в регистр 10 для.исправления информации в этом регистре. При наличии адреса в накопителе17 на его управляющем выходе Формируется единичный сигнал, который повходу 29 блока 15 (Фиг.1 и 2) запре-., 5щает последнему переход в режим тестового контроля, а на информационномвыходе накопителя 17, в это время Формируется код ошибки, который дешифри-.руется дешифратором 18 (Фиг.1) и 10поступает в регистр 10 для исправления информации в нем. При отсутствииадреса регистра 1 в накрпителе 17 наего первом выходе Формируется нулевойсигнал, который разрешает переход 15блоку 15 в режим тестового контроля.По сигналу от блока 11 на Входе28 блока 15 последний вырабатываетнулевой сигнал на своем выходе 25(фиг.1 и 2), которым блокируются регистр 1 и регистр 10. Затем блок 15подключает выход накопителя 5 ковходам регистра 9 сигналом на выходе34 и подает разрешающий сигнал по выходу 33 на формирователь 14, сигналына выходах 41 (Фиг.З) которого опре"деляют адрес ячейки основного накопи;теля 5, в котором обнаружена ошибка,при этом старшие разряды дешифратора2 определяют адрес кристалла накопителя 5, в котором находится даннаяячейка. Формирователь 14 генерируетмножество адресов ячеек, которые находятся в неисправном кристалле накопителя 5, и по каждому из них информация переписывается с неисправногокристалла накопителя 5 в дополнительный накопитель 8По сигналу с выхо-.да 40 Формирователя 14, поступающемуна вход 30, блок 15 переводится врежим тестового контроля, по которому 40блок 15 совместно с Формирователем14 формирователем 12, схемой 13 сравнения, шифратором 16 и ассоциативнымнакопителем 17 обеспечивает тестовойконтроль неисправного кристалла накопителя 5.На первом этапе тестового контроля,(таблица) Формирователь 14 формируетчетные коды множества адресов А 1(0000 у 00-е11 р 11ф 11) При 50этом формирователь 12 формирует нулевое тестовое слово (00), котороезаписывается в ячейки накопителя 5,принадлежащее множеству А 1.ПО окончании первого этапа контроля (по появлению единичного сигналана выходе 40 формирователя 14 блок15 переходит ко второму этапу тестового контроля. При этом блок 15 навыходе 33 выдает сигнал на вход фор.ирователя 14, вследствие чего пос- .ледний переходит в режим формирования нечетных кодов множества А 2 (таблица) адресов (0001, 0010,111.10). Формирователь 12 приэтом генерирует единичное тестового 65970480 Режим работы основного накопителя Адреса ячеекосновного накопителя 5 Тестовые словаЗапись по А 1 А 1 Нулевое Запись по А 2 Считывание по А 1 оА 1 Нулевое Считывание по А 2 Запись по А 1 Запись по А 2 А 2 Нулевое Считывание по А 1 А 1 Единичное Считывание по А 2 Нулевое Формула изобретения поиск в накопителе 17. При обнаружении кода адреса, соответствующегокоду адреса регистра 1, в накопителе17 на его информационных выходах появляется код ошибки, который дешифрируется дешифратором 18 и поступает 5на регистр 10, т,е. происходит исправление значений дефектных разрядовслова и верное значение информациивыдается на выход 20 устройства. А 2 Единичное А 2 А 2 Единичное А 2 А 1 . Единичное А 1 Запоминающее устройство с самоконтролем, содержащее основной накопитель, адресные входы и разрядные входы и выходы которого соединены соответственно с выходами основного адресного блока и с выходами и входами основного разрядного блока, первый дешифратор, основной регистр слова, блок коррекции ошибок, блок управления, дополнительный накопитель, адресные входы и разрядные входы и выходы которого подключены соответственно к выходам допслнительного адресного блока и к выходам и входам дополнительного разрядного блока, причем одни из выходов первого дешифратора подключены к входам основного адресногс блока, а другой выход подключен к входам дополнительного адресного блока и адресному входу блока коррек Технико-экономическое преимущест во предлагаемого устройства заключа ется в том, что оно позволяет беэ использования внешней ЦВМ увеличивать мощность корректирующего кода, обеспечивая контроль и корректирование информации беэ уменьшения информационной емкости, за счет чего повышаются его надежность и информационная емкость по сравнению с прототипом. ции ошибок, управляющие вход и выходкоторого соединены с первыми выходоми входом блока управления, а информационные вход и выход - с выходами ивходами основного разрядного блока иодними из информационных выходов ивходов основного регистра слова, другие информационные входы и выходы ко.торого являются входами и выходамиустройства, о т л и ч а ю щ е е с ятем, что, с целью повышения надежности и увеличения информационной емкости устройства, в него введены ассоциативный накопитель, формировательадресных сигналов, схема сравнения,формирователь тестовых сигналов, дополнительный регистр слова, шифратор,второй дешифратор и регистр адреса,,выходы которого соединены с входамипервого дешифратора и адресными входами ассоциативно:о накопителя, управляющий выход которого подключенк второму входу блока управления, аинформационные входы и выходы соединены соответственно с выходами шифратора и с входами дешифратора, выход которого подключен к первому управлякщему входу основного регистра 5слова, второй управляющий вход которого соединен с вторым выходом блокауправления и управляющим входом регистра адреса, одни из выходов которого подключены к одним из входов 10формирователя адресных сигналов, другой вход и выход которого соединеныс третьими выходом и входом блокауправления, четвертый выход которогоподключен к управляющему входу дополнительного регистра слова, одни извходов и выходов которого соединеныс выходами и входами дополнительногоразрядного блока, другие вход и выход дополнительного регистра слова подключены соответственно к первому входу схемы сравнения и выходам ос новного разрядного блока и к входам основного. разрядного блока, второму входу схемы сравнения и выходам Формирователя тестовых сигналов, вход которого соединен с пятым выходом блока управления", шестой выход которого подключен к третьему входу схем сравнения, выход которой соединен с входом шифратора.Источники информации,принятые во внимание при экспертизе1. Патент США Р 3562709,кл. 340-146.1, опублик. 1968.2Авторское свидетельство СССРУ 618799, кл. О 11 С 29/00, 1978970480 8/65 Тиран 622 Подпи ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-Э 5, Раушская на 6., дав 8 но илиал ППП "Патент", г.ужгород, ул.Проектная,Составитель Т.Зайцева Редактор РВласенко ТехредМ.Гергель Корректор М.Шароши