Устройство для возведения п-раз-рядных двоичных чисел b степень

(22) Заявлено 09.01.79 (21) 2709740/18-2 Сл 06 Г 7 ки-с присоединением за Государствеииык комит СССРюллетень8.02 лам изобретенийи открытий ата опубликования описания 05.03.81 А. А. Кожуховский и Г. В. Штар) Авторы изобретен Сибирский филиал Всесоюзного научно-исследовательского институтафизико-технических и радиотехнических измерений-1 адвител(54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕН 14 Я ъ-РАЗР ДВОИЧНЫХ ЧИСЕЛ В СТЕПЕНЬ Х 2 оматике и выбыть испольеских с е ств т Изобретение относится к автчислительной технике и можетзовано при реализации технич р д дискретной автоматики ЦВМ.Известно устройство для возведения двоичных чисел в третью степень. содержащее двоичный счетчик, элементы задержки. два сумматора, группы элементов И 11.Недостатком устройства является то, что оно не может возводить в более высокую степень, чем третья.Наиболее близким по технической сущнос- то ти к предлагаемому является устройство для возведения п-разрядных двоичных чисел в степень, содержащее двоичный счетчик, два сумматора, группы элементов И 121.Кроме того устройство содержит элементы задержки.Известное устройство также не може возводить в степень большую трех.Цель изобретения - расширение класса решаемых задач за счет реализации степени выше третьей. 20Поставленная цель достигается тем, что в устройство для возведения и-разрядных двоичных чисел в степень, содержащее двоичный счетчик, два сумматора, группы элементов И, введены элементы И, ИЛИ, п-разрядный и к п-разрядный регистры (где к - показатель степени), причем информационные входы обоих регистров соединены с информационным входом устройства, разрядные выходы п-разрядного и кп-разрядного регистров подключены к первым входам элементов И соответственно первой и второй групп, выходы которых соединены соответст - венно с разрядными входами п-разрядного сумматора и через элемент ИЛИ с разрядными входами (к + 1) п-разрядного суммато ра, выходы которого подключены к первым входам элементов И третьей группы, вторые входы элементов И первой и третьей. групп, а также первый вход элемента И соединены с выходом п-разрядного сумматора, вход которого подключен к выходу переполнения двоичного счетчика, вход которого соединен с выходом элемента И, второй вход которого является управляющим входом устройства, выходы элементов И третьей группы, соединены с разрядными входами кп - разрядного регистра, вторые входы элементов И второй группы подключены к разрядным выходам двоичного счетчика.Формула изобретена 25 40 На чертеже изображена блок-схема преЛ- лагаемого устройства.,Устройство содержит и-разрядный регист, и-разрядный сумматор 2, кп-разрядный регистр 3, (к + 1) -разрядный сумматор 4 результата, двоичный счетчик 5 (кп-разрядный), группы элементов И 6, 7 и 8, элементы И, И.1 И 9 и 10, соответственно информационный вход 11, управляющий вход 2.В исходном состоянии регистры и сумматоры находятся в нулевом состоянии, сигнал нулевого состояния сумматора 2 дает разрешение для группы элементов И 6 и 7 и запрет для элемента И 9 с управляющим входом 12. Двоичное число Х параллельным или последовательным кодом либо последовательностью импульсов поступает на входы регистрови 3 и запоминается. Далее, через открытые элементы грутгпы элементов 6 параллельным кодом число Х поступает в сумматор 2, сигнал ненулевого состояния сумматора 2 дает запрет для групп элементов И 6 и 7 и разрешение для элемента 9. С управляющего входа 12 через открытый элемент 9 на счетчик 5 (опроса) начинают поступать импульсы, частота которых определяет быстродействие устройства. Счетчик 5 начинает считать импульсы и его первый разряд сравнивается с кп-разрядом регистра 3, 2-ой разряд -- с (к - 1)п-разрядом регистра 3, 3-ий разряд с (к - 2)п разрядом и т.д., кп-разряд с 1-ым разрядом регистра 3. Сравнение происходит на элементах И гругггы 8. Через те элементы И группы элементов 8, ца первые входы которых поступает логическая 1, с регистра 3 будут проходить импульсы огроса, поступающие ца другис их входы со счетчика 5 опроса. Эти импульсы через элемент ИЛИ 10 будут поступать на сумматора 4 результата.Таким образом, к моменту переполнения счетчика 5 опроса в сумматор 4 поступит Х импульсов. А сигнал переполнения постугит на шину вычитания сумматора 2, следовательно, в ггеъг будет двоичное число (Х). К следующему моменту переполнения счетчика опроса 5 в сумматор 4 поступит еще Х импульсов, а значит в нем будет двоичное число (Х + Х), тогда как в сумматоре 2 будет двоичное число (х).Таким образом, когда сумматор 2 досчитает до двоичного числа (Х-Х) = О, т.е. вер- нется в исходное состояние, в сумматоре результата 4 будет двоичное число У =- = Х + Х ++ Х = - ХХ = Х. Сигнал о нуХ рдь левом состоянии сумматора 2 даст запрет для элемента 9 и разрешение для групп элементов И 6 и 7. Тогда через открытые элементы И 6 из регистра 1 двоичцое число Х снова запишется в сумматор 2, а через открытые элементы И 7 в регистр 3 запишется двоичное число У. Сигнал ненулевого состояния сумматора 2 даст запрет на элементы И 6 и 7 и разрешение на элемент 9. С управляющего входа 12 через открытый элемент 9 импульсы начнут поступать на счетчик опроса 5, Счетчик опроса 5 будет опрашивать группу элементов И 8, результат опроса поступает в сумматор 4 и к моменту установки сумматора 2 в исходное состояние в сумматоре 4 будет двоичное число.2= У+У+ + У= ХУ=ХХ =Хз Х рдз и цикл начнется сначала.Таким образом, двоичное число Х можно возвести в степень к, то есть можно получить двоичное число Хгде к определяется количеством разрядов регистра 3, сумматора 4, счетчика 5).Преимуществами предлагаемого устройства являются: универсальность, унифицированность узлов, расширение функциональных возможностей (возможность возведения числа практически в любую степень). Повышено быстродействие за счет исключения линий задержки,Устроиство для возведения п-разрядныхдвоичных чисел в степень, содержащее двоичный счетчик, два сумматора, группы элементов И, отличающееся тем, что, с целью расширения класса решаемых задач за счетреализации степени выше третьей, в неговведены элементы И, ИЛИ, и-разрядныйи кп-разрядный регистры (где к - показатель степени), причем информационные входы обоих регистров соединены с информационным входом устройства, разрядньге выходы п-разрядного и кп-разрядного регистров подключены к первым входам элементов И соответственно первой и второй групп,выходы которых соединены соответственно сразрядными входами и-разрядного сумматора и через элемент ИЛИ с разряднымивходами (к + 1) п-разрядного сумматора,выходы которого подключены к первым входам элементов И третьей группы, вторые входы элементов И первой и третьей групп,а также первый вход элемента И соединеныс выходом и-разрядного сумматора, входкоторого подключен к выходу переполнениядвоичного счетчика, вход которого соединен с выходом элемента И, второй вход которого является управляющим входом устройства, выходы элементов И третьей группы соединены с разрядными входами кп-разрядного регистра, вторые входы элементовИ второй группы подключены к разряднымвыходам двоичного счетчика,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР491129, кл. 6 06 Е 7/38, 1973,2. Авторское свидетельство СССР531153, кл. б 06 Г 7/38, 1974.ШелобановаКоррПодкомитета Си открытийская наб.,од, ул. Про ного ений Рауш Ужгор тная, 4 Составител Техред А Тираж 756 ИИПИ Государствен по делам изобрет 35, Москва, Ж - 35,ППП Патент, г.