Устройство для умножения

О Л И С А Н И Е (и 1769539ИЗОБРЕТЕНИЯ Союз Советских Социалистических РеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 61) Дополнительное к авт. свид-ву22) Заявлено 10.10,77 (21) 2539722/18 51 Кл.зС 06 инением заявкиспи Государственный коми СССР45) Дата опубликован исания 07.10. 2) Авторы изобретения Шоста Г. Лысиков и(71) Заявите ский радиотехнический инсти(54) УСТРОЙС УМНОЖЕНИЯ принципе может бь я умножения чисел произвольной систем наибольший эффект ть ис- преде счис- такое Изобретение относится к области вычислительной техники и может быть использовано при разработке быстродействующих арифметических устройств.Известно устройство для умножения типа, содержащее регистры множимого и множителя, блок формирования частичных произведений и блок суммирования частичных произведений 11, Недостатком такого устройства является большое количество оборудования.Наиболее близким по технической сущности к изобретению является устройство для умножения, содержащее регистры множимого и множителя, накапливающий сумматор, одноразрядные узлы умножения, блок управления и блоки переключения выходов разрядов регистра множимого, причем входы накапливающего сумматора подключены к выходам одноразрядных узлов умножения, первые входы которых соединены с выходом первого разряда регистра множителя, а вторые входы через блоки переключения выходов разрядов регистра множимого - к выходам пар смежных разрядов регистра множимого 21,Наличие блоков переключения выходов разрядов регистра множимого вносит некоторую временную задержку в передачу сигналов с выходов регистра множимого на входы одноразрядных узлов умножения, что снижает быстродействие устройства.Целью изобретения является повышениебыстродействия устройства.5 Поставленная цель достигается тем, чтов устройстве для умножения, содержащем регистры множимого и множителя, накапливающий сумматор, т/2 одноразрядных узлов умножения (т-разрядность множи О мого) и блок управления, выходы которогосоединены с управляющими входами регистра множителя и накапливающего сумматора, первые входы одноразрядных узлов умножения соединены с выходом первого 15 разряда регистра множителя, а выходы -со входами накапливающего регистра, второй вход г-го одноразрядного узла умножения (г=1 пг/2) соединен с выходом (2 г - 1) -го разряда регистра множимого, вход (2 г - 1) -го разряда регистра множимого подключен к выходу 2 г-го разряда того же регистра, вход которого соединен с выходом (2 г - 1) -го разряда регистра множимого, а управляющий вход регистра множимого подключен к выходу блока управления.Устройство впользовано длставленных в30 ления, Однако55 60 устройство может дать при перемножении двоично-кодированных чисел в системе счисления с основанием Я =2", Каждая цифра в такой системе представляется набором К двоичных цифр, а каждая связь в устройстве представляет собой К шин, по которым передаются сигналы двоичных цифр, Умножение двух т-разрядных двоично-кодированных чисел в системе счисления с основанием Я=2" эквивалентно перемножению двух и К-разрядных двоичных чисел. Таким образом, при использовании данного устройства для умножения принципиально может быть достигнуто повышение быстродействия при перемножении двоичных чисел. Возможно также использование данного устройства при перемножении Ь-ично-кодированных чисел в системе счисления с основаниемЬкНа чертеже изображена структурная схема устройства для умножения (показан случай использования двоично-кодированной системы счисления с основаниемЯ=2"),Устройство содержит регистры множимого и множителя 1 и 2, каждый из которых содержит т 2"-ичных или (что то же самое) двоичных разрядов (п=т Й), накапливающий сумматор 3, блок управления 4, од,"норазрядные узлы умножения 5,2"-ичные разряды 6 регистра множимого 1 соединены между собой таким образом, что вход (21 - 1) -го разряда соединен с выходом 21-го разряда, а вход 21-го разряда соединен с выходом (21 - 1) -го разряда (1=1, ., т/2). Перезапись содержимого четных разрядов в нечетные и наоборот производится по управляющему сигналу, поступающему с выхода блока управления 4. Выходы блока управления 4 соединены также с управляющими входами регистра множителя 2 и сумматора 3 (цепи сдвига на К разрядов в регистре множителя 2 и сумматоре 3 на чертеже не показаны), Одноразрядные узлы умножения 5 формируют произведения 2"-ичных цифр множимого на очередную 2"-ичную цифру множителя, Разрядность такого произведения - 2" двоичных разряда. Выходы одноразрядных узлов умножения 5 подключены ко входам сумматора 3.Регистры множимого и множителя 1 и 2 могут быть построены по известным схемам с использованием двухтактных 0-триггеров, сумматор 3 - на базе УК-триггеров со схемой образования параллельных переносов. Одноразрядные узлы умножения 5 реализованы в виде логических шифраторов Й-разрядных двоичных кодов сомножителей в 2. К-разрядный двоичный код их произведения. В определенных случаях может оказаться целесообразным реализация узлов 5 в виде сочетания 1-разрядных шифраторов (1(к/2) и суммирующей 10 15 20 25 30 35 40 45 50 схемы либо реализация их на базе пирамиды полных сумматоров с целью обеспечения однородности их структуры,Устройство для умножения работает следующим образом,В исходном состоянии в регистре 1 хранится и-разрядное (и-число двоичных разрядов) множимое, в регистре 2 - а-разрядный множитель, сумматор 3 об нуле н (множимое и множитель представлены в виде правильных дробей прямыми кодами). Каждый такт работы устройства здесь рассматривается состоящим из двух полутактов. Пусть, множимое Х,1011101100011000 = О,АВСД, множитель У =0,1001.1000.0001,0100=0,аЬсс 1 (для определенности Й здесь принято равным четырем) . Предположим, что к началу первого такта на выходах узлов 5 сформированы 2.к-разрядные произведения д В и И,О. Тогда в первом полутакте первого такта производится передача 2.к-разрядных произведений д В и д .0 на входы сумматора 3, и осуществляется их суммирование с содержимым сумматора 3 (в первом полутакте содержимое сумматора равно нулю), после чего в сумматоре 3 осуществляется однотактный сдвиг на К разрядов в сторону младших разрядов. Параллельно с этим во времени в регистре 1 м ножи мого под действием устройства управления был осуществлен попарно-реверсивный сдвиг, т, е. множимое в регистре 1 было представлено в виде х=ВАДС, после чего на выходах узлов 5 были сформированы 2 к-разрядные произведения Ы А и Ы В, Итак, к концу первого полу- такта в сумматоре 3 осуществлен сдвиг информации в сторону младших разрядов, а на выходах узлов 5 сформированы 2 кразрядные произведения д А и И С.Во втором полутакте первого такта осуществляется передача 2 к-разрядных произведений д А и д С на входы сумматора 3, и осуществляется их суммирование с содержимым сумматора 3 (по окончании суммирования сдвиг информации в сумматоре 3 не производится). К концу второго полутакта в сумматоре 3 фактически сформировано частное произведение множимого Х на К младших разрядов множителя 1. Одновременно с этим во времени в регистре 2 множителя был осуществлен однотактный сдвиг информации в сторону его младших разрядов, а в регистре 1 множимого осуществлен повторный попарнореверсивный сдвиг, т. е. множимое в регистре было представлено в виде АВСВ, после чего на выходах узлов 5 были сформированы 2 к-разрядные произведения с В и сЭ. Далее процесс повторяется циклически.За счет того, что в данном устройстве исключены блоки переключения выходов разрядов регистра множи мого, а сдвиг769539 Составитель В. БерезкинТехред И, Заболотноеа Корректор Т. Трушкина Редактор Л. Утехина Заказ 2258/1 Изд.524 Тираж 798 ПодписноеНПО Поиск Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Типография, пр. Сапунова, 2 в регистре 1 производится одновременно с приемом числа в сумматор 3, длительность одного такта несколько сокращена, что в целом повышает быстродействие устройства. Формула изобретенияУстройство для умножения, содержащее регистры множимого и множителя, накапливающий сумматор, и/ч одноразрядных узлов умножения (т - разрядность множимого) и блок управления, выходы которого соединены с управляющими входами регистра множителя и накапливающего сумматора, первые входы одноразрядных узлов умножения соединены с выходом первого разряда регистра множителя, а выходы - со входами накапливающего регистра, отличающееся тем, что, с целью повышения быстродействия, второй вход -го одноразрядного узла умножения (г=1, ., т/2) соединен с выходом(21 - 1) -го разряда регистра множимого,вход (2 т - 1) -го разряда регистра множи 5 мого подключен к выходу 2-го разрядатого же регистра, вход которого соединенс выходом (2 г - 1)-го разряда регистрамножимого, а управляющий вход регистрамножимого подключен к выходу блока1 О управления.Источники информации,принятые во внимание при экспертизе1. Прангишвили И. В. и др. Микроэлектроника и однородные структуры для по 15 строения логических и вычислительныхустройств. М., Наука, 1967, с, 180,рис. 4.37.2. Авторское свидетельство СССРМо 383044, кл. б 06 Г 7/38, 1970 (прото 20 тип) .