Устройство для умножения

(51)4 С 0 ПИСАНИЕ ИЗОБРЕТЕНИ ТЕЛЬСТ К АВТОРСКОМУ С 15ики им.В,М.Глу/52, 1984 тво СССР /52, 1984 ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(57) Изобретение относится к вычислительной технике и может быть использовано при умножении чисел в системесчисления с двоичным основанием илиоснованием, равным целой ступени двух.Цель изобретения - повышение быстродействия, достигается за счет формирования за один такт группы частичныхпроизведений р-х Ь-разрядных) сомно13056 б 7 жителей, Устройство содержит регистры 1-3 множимого, множителя и произведения, две группы мультиплексоров 4 и 5, й умножителей 6, где й = =1 од пй+1,п - разрядность сомножителей,4+1)-входовый сумматор 7, три группы элементов И 8-10,демультиплексор 11, два элемента И 12 и 13, триггер 14, буферный регистр 15, группу элеИзобретение относится к вычислительной технике и может быть использовано при умножении чисел в системесчисления с двоичным основанием илиоснованием, равным целой степени двух,для получения произведения однократной длины.Цель изобретения - повышение быстродействия устройства.На фиг. 1 приведена функциональнаясхема устройства для умножения; нафиг. 2 - структурная схема блока микропрограммного управления; на фиг,3временная диаграмма работы блока микропрограммного управления; на фиг.4 -таблица состояний блока микропрограммной памяти,ьФункциональная схема устройствадля умножения (фиг. 1)содержит регистры 1 -3 множимого, множителя и произведения, две группы мультиплексоров4 и 5, группу умножителей 6, сумматор7, третья, первая и вторая группыэлементов И 8-10, демультиплексор 11,два элемента И 12 и 13, триггер 14,буферный регистр 15, группу элементов ИЛИ 16 и блок 17 микропрограммного управления, первая и вторая группы выходов 18 и 19, первый и второйвходы 20 и 21 блока 17, третья группавыходов 22 блока 17, третий, четвертый и пятый выходы 23-25 блока 17,выход Готовность", вход Запуск итактовый вход ТИ, входы А и В множимого и множителя, выход С результата.Структурная схема блока 17 управления (фиг. 2) содержит элемент И 26,элементы 27 и 28 задержки, схему 29сравнения с константой 1 триггер 30,счетчик 31, блок 32 микропрограммнойпамяти, регистр 33 микрокоманд и двегруппы элементов И 34 и 35. ментов ИЛИ 16 блок 17 микропрограммного управления с управляющими входами "Запуск" тактовый вход, упракляющий выходГотовность . Повышение быстродействия устройства достигнуто за счет введения 2(й) дополнительных мультиплексоров, И) дополнительных умножителей, увеличение (до 6+1) числа входов сумматора. 4 ил. Выходы регистра 1, объединенные вгруппы по Е-двоичных разрядов, каждая из которых представляет собой р-йразряд (р = 2 ), соединены с информй 5 ционными входами первой группы мультиплексоров 4. Выходы регистра 2,объединенные также в группы по Е-двоичных разрядов, подключены к информационным входам второй группы мультиплексоров 5.Каждый из умножителей 6 имеет дваЕ-разрядных (двоичных) входа и 21 сразрядный выход. Причем количество,умножителей в группе определяется из 15соотношения с = 1 оя ш+1, где т = и/1 с,и - разрядности сомйожителей. Каждый из мультиплексоров 4 и 5 20имеет щ = и/К (р-х входов 1-разрядных (двоичных) чисел и р-й выход.Сумматор с запоминанием 7 имеет(с 1+1) р-х входовДемультиплексор 11 со стробированием имеет р-й вход и (2 в) р-х выходов.После подачи управляющего сигналаЗапуск" прямой выход триггера 30 устанавливается в единичное состояние ии разрешает передачу ТИ в блок 17.ТИ разрешает выдачу управляющих сигналов 18-22, 24 и 25 очередной микрокоманды, которые формируют суммуЙ-частичных произведений и результатзапоминается в сумматоре 7. Элемент 35 27 задержки разрешает выдачу управляющих сигналов 22 и 23, которые управляют записью результата частичногопроизведения в буферный регистр 15и регистр 3 произведения по заднему 40фронту импульса. Г и- время заг31держки, формируемое на элементах 27и 28 задержки соответственно.Таблица состояний блока 32 микропрограммной памяти является микропрограммой для примера умножения двух 16-разрядных чисел для случая 1=4фФ ш=4, р=2 , 6=3. При этом принято, что сомножители+ азь + аь ) 2,Устройство работает следующим образом.В исходном состоянии в регистрах 1и 2 содержатся прямые положительныекоды множимого и множителя, в буферном регистре 9 установлен "0", Мик -ропрограмма записана в блоке 32 микропрограммной памяти в виде последовательности микрокоманд, адреса которыхследуют в естественном порядке и формируются с помощью счетчика 31.Сигнал нЗапуск" устанавливает триг.гер 30 в единичное состояние и счетчик 31 - в исходное состояние, которо.му соответствует первая микрокомандана выходе блока 32 микропрограммнойпамяти,Первый из тактирующих сигналов ТИпосле прихода сигнала "Запуск" проходит элемент И 26 и поступает навход элемента 27 задержки, а также на 4 Оуправляющий вход группы элементов И 35,разрешая передачу на выходы 18-21, 24и 25 управляющих сигналов, соответствующих микрокоманде, После окончаниясигнала ТИ на выходе элемента 27 задержки формируется управляющий сигнал,разрешающий передачу через группу эле.ментов И 34 на выходы 22 и 23 управляющих кодов. После окончания сигнала на выходе элемента 27 задержкиформируется сигнал на выходе элемента 28 задержки, увеличивающий содержимое счетчика 31 на "1", на следующих тактах блок 17 управления аналогичным образом формирует следующиеуправляющие коды.Для получения произведения однократной точности процесс умножениясостоит из (в+1) циклов. В каждом из циклов выполняется перемножение вблоках 6 р-х сомножителей, суммирование в сумматоре 7 частичных произведений р-х сомножителей, запись результата суммирования с выходов сумматора 7 через группу элементов И 1 О в буферный регистр 15, начиная с третьегоцикла, запись младшего р-го разрядас выходов сумматора 7 в регистр 3 произведения через демультиплексор 11 водин из младших р-х разрядов. Число тактов в цикле зависит от числа с 1 умножителей и разрядности ш сомножителей. Такт представляет собой формирование частичного произведения р-х сомножителей. Результатом работы одного цикла является формирование суммы частичных произведений, имеющих одинаковые веса. Начиная с третьего цикла, в последнем такте цикла младший р-й разряд с выхода сумматора 7 через демультиплексор 11 под управлением сигнала 22 записывается в соответствующий (начиная с младшего) р-й разряд регистра 3, Последний такт второго цикла отличается от остальных тактов тем, что к-й двоичный разряд с выхода сумматорачерез элемент И 2 под управлением сигнала 21 фиксируется в триггере 14. Первый такт третьего цикла отличается от остальных циклов тем, что на вход переноса сумматора 7 через элемент И 13 под управлением сигнала 20 поступает значение с выхода триггера 14 (это соответствует округлению результата,. произведения однократной длины с погрешностью Е = 2"). Под управлением сигналов 18 и 19 мультиплексоры 4 и 5 выбирают соответствующие р-е разряды множимого и множителя. В умножителях 6 вычисляются й частичных произведений р-х сомножителей, поступающих на их входы с выходов мультиплексоров 4 и 5. Выходы й умножителей поспоступают на й входы сумматора 7 в каждом такте. Если такт является первым в данном цикле, на (0+1)-й вход сумматора 7 поступает частичное произведение с выходов буферного регистра 15 через группу элементов И 8 под управлением сигнала 24 со сдвигом на к-двоичных разрядов вправо (в сторону младших) и группу элементов ИЛИ 16. Во всех остальных тактах цикла на (д+1)-й вход поступает частичное произведение с выходов буферного регистра 15 через группу элементов И 9 под45 Ю 55 управлением сигнапа 25 и группу элементов ИЛИ 16, В буферный регистр 15 записывается значение с выходов сумматора 1 через группу элементов И 10.Таким образом, через (ш+1)-циклов в регистре 3 формируется п-разрядное произведение и-разрядных сомножителей с точностью, равной половине единицы младшего разряда сомножителей.Последний тактирующий сигнал с выхода элемента 28 задержки устанавливает счетчик 31 в состояние, соответственно которому схема 29 сравнения вырабатывает единичный сигнал, устанавливающий триггер 30 в нулевое состояние. В результате на выходе Готовность устройства устанавлива - ется состояние, свидетельствующее об окончании работы устройства и о его готовности к приему новой информации и выполнению очередной операции умножения. Формула изобретения Устройство для умножения, содержащее регистры множимого, множителя и произведения, два мультиплексора, умножитель, сумматор, три группы элементов И, триггер, буферный регистр, два элемента И, группу элементов ИЛИ, демультиплексор и блок микропрограммнОго управления, тактовый вход и вход запуска которого являются соответственно тактовым входом и входом запуска устройства, причем входы множимого и множителя устройства являются информационными входами соответственно регистров множимого и множителя, выходы которых соединены с информационными входами соответственно первого и второго мультиплексоров, выходы которых соединены с входами соответственно первого и второго сомножителей умножителя, выход которого соединен с входом первого р-го разряда сумматора, выход которого соединен с входом первого р-го разряда регистра произведения, выход которого является выходом результата устройства, выход первого двоичного (с 1+1)-го р-го (где й = 1 о 8 ш+1, ш - число р-х разрядов сомножителей) разряда сумматора соединен с первым входом первого элемента И, выход которого соединен с входом триггера, выход которого соединен с первым входом второго элемента И, выход которого соединен, с 5 10 5 20 25 30 35 40 входом перечоса сумматора, выходы переноса и суммы 1.-го р-го разряда которого (где х =: 1,2с 1+1) соединены с первыми входами соответственно первых и (+1)-х элементов И первой группы, выходы которых соединены с информационными входами буферного регистра, выходы которого соединены с первыми входами элементов И второй и третьей групп, выходы -х элементов И второй группы и (+1)-х элементов И третьей группы соединены соответственно с первыми и вторыми входами элементов ИЛИ группы, выходы которых соединены с входом И+1)-го р-го разряда сумматора, выходы суммы Й младших разрядов которого соединены с группой информационных входов демультиплексора, выходы которого соединены с информационными входами регистра произведения, первая и вторая группы выходов блока микропрограммного управления соединены с управляющими входами соответственно первого и второго мультиплексоров, первый и второй выходы блока микропрограммного управления соединены с вторыми входами соответственно второго и первого элементов И, третья группа выходов блока микропрограммного управления соединена с группой управляющих входов демультиплексора, третий, четвертый и пятый выходы блока микропрограммного управления соединены с вторыми входами элементов И соответственно первой, второй и третьей групп, шестой выход блока микропрограммного управления является выходом готовности устройства, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены первая и вторая группы мультиплексоров и группа умножителей, причем информационные входы мультиплексоров первой и второй групп соединены с выходами соответственно регистров множимого и множителя, выходы 1-х мультиплексоров первой и второй групп (где 1 = 1,2 й) соединены с входами первого и второго сомножителей 1-го умножителя группы, выход которого соединен с входом (1+1)-го р-го разряда сумматора, управляющие входы мультиплексоров первой и второй группы соединены с соответствующими выходами первой и второй групп блока микропрограммного управления, 1305667+ ес ГЪ, кфЪ, фр,зЬ, ЪИ И й И Составитель Н. Маркелов Техред Д.Олейник Рош орре огул дакто Тираж 673 НИИПИ Государственного комит по делам изобретений и отк 35, Москва, Ж, Раушская ндписное к та СССР ытии б д, 4 ктная,Прои венно-полиграфическое предприятие, г. Ужгород, ул