Устройство для умножения

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советских Социалистических Республик(45) Дата опубликования описания 21.11.8 О 151) М.Кл, (з 06 Г 7,52 Государственный комитет СССР ло делам изобретений и открытий(72) Авторы изобретения Б, Г, Лысиков и А. А. Шостак Минский радиотехнический институт(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ Изобретение относится к области вычислительной техники и может быть использовано при разрабоке быстродействующих устройств для умножения чисел в любой позиционной системе счисления, удобных для изготовления в составе больших интегральных схем.Известно устройство для умножения чисел, содержащее п-разрядные репистры множимого и множителя, сумматор частичных произведений, цепи сдвига на олин разряд в регистре множителя и в сумматоре частичных произведений, блок управления, выходы которого соединены с управ. ляющими входами сумматора частичных произведений, регистров множимого и множителя 1 Ц.Недостатком такого устройства является его низкое быстродействие, так как в каждом такте работы устройства обрабатывается только одна двоичная цифра (разряд) множителя.Наиболее близким является устройство лля умножения, содержащее регистры множимого и множителя, накапливающий сумматоркомбинационный сумматор и и-одноразрядных умножителей (и - чцсло разрядов множимого), причем первые входы одноразрядных умножителей соединены с выходами соответствующих разрядов регистра множимого, а вторые входы - с вы.холом первого разряда регистра множителя, управляющие входы сдвига регистра множителя и накапливающего сум матора соединены с первым и вторым уп.равляющими входами устронства, управляющие входы одноразрядных умножителей соединены с третьим управляющим входом устройства, входы каждого разря.10 да комбинационного сумматора подключены к выходу старшего разряда соответствующего одноразрядного умножителя и к выходу младшего разряда послелуюгцего одноразрядного умножителя, выходы ком. 5 бинационного сумматора и младшего раз.ряда первого одноразрядного умножителя подключены ко входам накапливающегосумматора 2. 20 Это устройство предназначено для пере.множения операндов в произвольной системе счисления:с основанием Х 2, В част ности, интересен случай использования бчичнокодированной системы счисления с ос нованием Л= Ь" (когда 0-нчные разрядыгруппируются по Ц, при использованиико.торой имеется возможность повысить быстродействие устройства примерно в раз по сравнению со случаем использова ния б-ичной системы счисления.769540 Недостатком этого устройства является недостаточное быстродействие, связанное с использованием многоразрядного комбинационного сумматора с распространением переноса.Целью изобретения является повышение быстродействия.Для достижения поставленной цели устройство для умножения, содержащее регистры множимого и множителя, накапливающий сумматор и и однозарядных умножителей (и - число разрядов .множииого), причем, первые входы одноразрядных умно. жителей соединены с выходами соответ. ствующих разрядов репистра множимого, а вторые входы - с выходом первого разряда регистра множителя, управляющие вхо. ды сдвига регистра множителя и накапли. вающего сумматора соединены с первым и вторым управляющими входами устройства соответственно, содержит п двухразрядных сумматоров и п буферных регистров, входы которых соединены с выходами старших разрядов соответствующих двухразрядных сумматоров, входы младшего разряда каж. лого из которых подключены к выходу соответствующего буферного регистра и, выходу младшего разряда соответствующего одноразрядного умножителя, выход старшего разряда которого, подключен ко входу старщего разряда двухразрядного сумматора, выход младшего разряда которого подключен ко входу соответствующего разряда накапливающего сумматора, управляющие входы перезаписи буферных регистров соединены с третьим управляощим входом устройства.Кроме того, совокупность каждого из п одноразрядных умножителей и двухразрядных сумматоров выполнена в виде постоянного запоминающего блока, первый, второй РЬ Р 7 Р 6з Р 4 РЗ Рз Р 1 сз с с,т., т, ,т., и, и, и., л, и, с О ОО О ОО о оо О О 0 О О 0 О О 0 0 О О О О О О О О О ОО О О О О О О 1 0 О О 0 0 О 1 0 0 О О О 0 1 О 1 0 0 О О О 0 9 О 0 0 0 1 1 1 1 О О О 1 О О О О О О О 1 О О О 1 11 О 1 1 1 О 1 1 1 О О 0 0О О 1О 1 О О 1 О О 1 О О 1 ,О 0 О О О О О 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 10 0 0 0 1 1 1 1 О 1 1 1 1 1 1 1 1 О О О О 1 0 1 1 1 0 1 1 1,ре б, т. е. реализует тот же результат, что и45 совокупность одноразрядного умножителя 4 и двухразрядного сумматора 5, используя входы операндов как адресные. Фактически блок 10 реализует умножение двух разрядов операндов с прибавлением к младшим разрядам результата значения, запомненного в буферном регисти третий адресные входы которого соединены с выходами соответствующего разряда регистра множимого, первого разряда регистра множителя и буферного регистра соответственно, а первый и второй выходы подключены ко входам соответствующего разряда накапливающего сумматора и соответствующего буферного регистра,На фиг.представлена структурная 1 О схема устройства для умножения; на фиг.2 - структурная схема устройства при использоваБии в нем постоянных запоминаюшчх блоков.Устройство содержит репистры 1 и 2множимого и множителя, накапливающий сумматор д, одноразрядные умножители 4, двухразрядные сумматоры 5, буферные регистры б, управляющие входы устройства 7, выход 8 первого разряда регистра множителя 2, выходы 9 разрядов регистра множимого 1. Совокупность каждого одноразрядного умножителя 4 и соответствующего двухразрядного сумматора 5 может быть представлена в виде постоянного запоми З нающего блока 10,Ниже приведены некоторые фрагментытаблицы истинности для постоянного запоминающего блока 10, причем для определенности принято, что й = 4, а используемая система счисления - двоичная, В таблице разряды множимого, поступающего по ,шине 9, обозначены;как т, тз, т т разряды множителя, поступающие по шине 8, обозначены п 4, и п пь разряды слагаемого, поступающие с .выхода буферного регистра б, как С 4 Сз, Сз, Сь и разряды результата, сформированные на выходах постоянного запоминающего блока 10, через Р, Р, Ре, Рз, Р 4, Рз, Ра, Р (возрастание 4 О индексов при буквенных обозначениях принято в направлении старейших разрядов).Работа устройства рассмотрена лля случая использования блоков 10 (при использовании одноразрядных умножителей 4 и двухразрядных сумматоров 5 она аналогична).В исходном состоянии в регистре 1 множимого хранится прямой - разрядный кол множимого без знака, в регистре 2 множителя - прямой и-разрядный код множителя без знака, сумматор 3 и буферные регистры б обнулены. Для определенност и примем, что система счисления двоичнокодированная шестнадцатиричная (Лг = Р, где Ь =2, )г=4), а число разрядов гг=2. Пусть множимое М=,1010.1111; множитель Л=,1001.0101; тогда произведение Р = = М Х У =,0110.0101,1101,1011 =,0110.0101, Предположим, что к началу первого такта на выходах постоянных запоминающих блоков 10 сформированы соответствующие результаты А = ,1010 х,0101 +,00000000 = = ,0011,0010; В=,1111 Х,0101 +,00000000 -- =,0100.1011. Тогда вычислительный процесс в устройстве может быть организован следующим образом.1-й такт. Производится прием информации с выходов младших разрядов постоянных запоминающих блоков 10 в сумматор 3 частичных произведений, после чего осуществляется однотактный сдвиг на четыре двоичных разряда информации в сторону его младших разрядов. В итоге содержимое сумматора 3 равно Р = 0,0000.0010.Одновременно с этим был осуществлен прием информации с выходов старших разрядов постоянных запоминающих блоков 10 в буферные репистры б, произведен однотактный сдвиг на 4 двоичных разряда в регистре 2 множителя в сторону его младших разрядов. После этого с помощью постоянных запоминающих блоков 10 были сформированы результатыА =,1010 Х,1001+,0000.0011=,0101.1101; В =,1111 Х,1001+,0000.0100=,1000.1.011,Во всех последующих тактах, за исключением последнего корректирующего такта, последовательность действий аналогична первому такту,2-й такт.Р = 0,0000.1101;А =,1010 Х,0000+ 0000,0101 =,0000.0101;В = ,1111 Х,ОООО+,ОООО,10 ОО=,ОООО 1 ООО.3-й такт (такт коррекции результата).Р = О, 0110.0101.В такте коррекции результата после приема информации в сумматор 3 с выходов младших разрядов постоянных запоминающих блоков 10 сдвиг информации в сумматоре 3 не производится.На этом процесс умножения заканчивается, окончательный результат сформирован в младших разрядах сумматора (дополнптельньш разряд сумматора 3 введен с целью устранения искажения информации в случаях временного переполнения разряднои сетки).Данное устройство применимо ллч умноженч операндов в произвольной сстемеочпсления с основанием Х)2.1 ОБыстродействие устройства повышено засчет того, что отсутствует многоразрядный комбинационный сумматор с распространением переноса. Кроме того, устройство 15,лобио лля изготовления в составе БИС,так как может быть построено в вле совокупност малоразрялных операционных модулей.20формула изобретения1. Устройство лля умножения, солерхкащее регистры множимого и множителя, на каплзаюшй сумматор п и одноразрядныхумножителей (гг число разрялов множимого), причем первые входы одноразрядных умножителей соединены с выходами соответствующих разрядов регистра мчожимо- ЗО го, а вторые входы - с выходом первогоразряла регнстра множителя, управляющие входы сдвига регистра множителя и накапливающего сумматора соединены с первым и вторым управляющими входамп устрой ства соответственно, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействия, устройство содержит и лвухразрялных сумматоров и и буферных регистров, входы которых соедянены с выходами старших раз рядов соответствующих Лвухразрядных сумматоров, входы младшего разряда каждого ;з которых подключены к выхолу соответствующего буферного регистра и выходу млалшего разряда соответствующего одно разрядного умножителя, выхоЛ старшегоразряда которого подключен ко входу старшего разряда двухразрядчого сумматора, выход младшего разряда которого подключен ко входу соответствующего разряда на каплпвающего сумматора, управляющиевходы перезаписи буферных регистров соеднены с третьм упразляющим входом устройства.55 2. Устройство по п. 1, о т л и ч а ю ш е е с ятем, что совокупность кажлого :з гг одноразрядных умножителей и лзухразрчдных сумматоров выполнена з виде посточнного запоминающего блока, первый, второй и 60 третий адресные входы которого соединеныс выходами соответствующего разряла регистра множимого, первого разряла регистра множителя и буферного регистра соответственно, а первый и второй выхолы под ключены ко входам соответствующего разряда накапливающего сумматора и соответствующего буферного регистра соответственно. Источники информации, принятые вовнимание при экспертизе: 1, Майоров С. А. и др. Принципы организации цифровых машин. Л Машиностроение, 1974, с. 297.2. Авторское свидетельство по заявке 51412260/18-24, кл, 6 06 Г 7/39, 1971 (прототип).769540 Составитель В. Березкин Техред И. Заболотнова Редактор О. филиппова Корректор С. файн Заказ 1289/1295 Изд. У. 484 Тираж 772 ПодписноеНПО Поиск Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Тип, Харьк. фил. пред. Патент