Запоминающее устройство

Союз Советских Социалистических РеслубликОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ц 1658600(51) М, Кл1 С 11/40 исоединением заявкиГосударственный комет СССР по делам изобретений и открытийОпубликовано 25.04.79. БюллетеньДата опубликования описания 05.05.79) Заявител 4) ЗАПОМИНАЮЩЕЕ УС ТВО тся повышение за счет неразмации Изобретение относится к области вычислительной техники и может использоваться при построении интегральных запоминающих устройств для электронных вычислительных машин (ЭВМ) и устройств цифровой автоматики.Известны полупроводниковые запоминающие устройства (ЗУ) динамического типа, построенные на элементах со взаимосвязанными л-р-л и р-и-р транзисторами 11. Основным недостатком этих устройств является разрушение информации при считыванииНаиболее близким техническим решением является запоминающее устройство, содержащее матричный накопитель, каждая ячейка которого содержит и-р-и и р-и-р транзисторы, база л-р-л транзистора соединена с коллектором р-л-р транзистора, коллектор л-р-л транзистора соединен с базой р-и-р транзистора и разрядным формирователем и адресный формирователь 2.Недостатком такого ЗУ является то, что считывание в нем происходит с разрешением информации, а это приводит к удлинению цикла обращения, поскольку при каждом считывании из матрицы необходимо вновь записывать считанную информацию, а это, в свою очередь, усложняет схемы управления ЗУ, Разрушение информации, хранимой в виде зарядов на барьерных емкостях р-и переходов элемента, обусловлено тем, что при считывании адресный формирователь подает импульс только на и-эмиттер прибора, а другой эмиттерный р-л переход остается закрытым. В результате ток считывания протекает только через л-р,л транзистор элемента и вызывает изменение заряда на его коллекторной емкости. Целью изобретения явл быстродействия устройства рушающего считывания ин 15Поставленная цель достигается тем, чтсразнополярные выходы адресного формирователя подключены к эмиттерам л-р-л и р-п-р транзисторов соответственно, а также тем, что адресный формирователь содержит многоэмиттерный транзистор, база которого го подключена к первому резистору и базепервого транзистора, коллектор многоэмиттерного транзистора через диод подключен к базе второго транзистора, эмиттер которого подключен к шине илевого потенциа 6586003ла и через второй резистор к эмиттеру первого транзистора, коллектор второго транзистора соединен с третьим резистором.На фиг. 1 представлена схема запоминающего устройства; на фиг, 2 - конкретныйвариант выполнения адресного формировате 5ля.Предлагаемое запоминающее устройстводинамического типа включает в себя матрицу 1 накопителя, каждый элемент 2 которой состоит из взаимосвязанных и-р-п 3 и р-п-р 4 транзисторов, образующих четырехслойный 16 п-р-п-р прибор, который подключен и-эмиттером и р-эмиттером через адресные шины 5 и 6 к адресному формирователю 7, а и-базой через разрядную шину 8 к разрядному формирователю 9. Адресный формирователь 7 содержит многоэмиттерный транзистор 10, соединенный через дополнительный диод 11 с выходным транзистором 12, коллектор которого подсоединен к первой адресной шине 5. Вторая адресная шина 6 через выходной транзистор 13 подсоединена к базе мно- р гоэмиттерного транзистора 10.В отсутствии обращения шины 5 и 8 находятся под одинаковым положительным потенциалом 1-2 в), а шина 6 - под нулевым. Информация в элементе хранится в виде зарядов на барьерных емкостях р-и переходов составляющего транзистора 4, причем состоянию 1 соответствуют разряженные емкости, а в состоянии 0 на емкостях присутствуют запирающие напряжения (порядка од- ЗО ного вольта). При считывании на адресные шины выбранного элемента подаются разно- полярные импульсы так, что разность потенциалов между ними достаточна для включения элемента за счет эффекта с 1 п 41 (порядка 2 В) . Если элемент находился в состоянии1, то он включается, и в разрядной шине 8 протекает ток считывания 1, а после окончания считывания емкости остаются разряженными, Если элемент находился в состоянии О, то запирающие потенциалы на емкостях не позволяют ему включиться и после окончания считывания емкости остаются заряженными. Таким образом, состояние элемента при считывании не изменяется и после операции считывания нет необходимости в восстановлении информации, что сокращает цикл обращения и упрощает схемы управления.Для записи новой информации одновременно с адресными импульсами подается импульс на разрядную шину. При положительной его полярности блокируется открывание транзистора 4, а значит и включение элемента, на коллекторной емкости транзистора 3 накопится заряд, который сохранится после окончания импульсов, т. е. произойдет запись О.При отрицательной полярности импульса на разрядной шине независимо от состояния элемента начнется инжекция неосновных носителей переходом р-эмиттер-п-база, что приведет к разряду емкостей транзистора 3, т. е. произойдет запись 1.Использование адресного формирователя, выполненного парафазным, обеспечивает не- разрушающее считывание информации в ЗУ динамического типа на ячейках со взаимосвязанными п - р - и и р - и - р транзисторами. В результате этого повышается быстродействие устройства и упрощаются схемы управления, что расширяет область применения таких ЗУ и повышает степень интеграции при твердотельном исполнении.Формула изобретения1, Запоминающее устройство, содержащее матричный накопитель, каждая ячейка которого содержит и-р-и и р-п-р транзисторы, база и-р-и транзистора соединена с коллектором р-п-р транзистора, коллектор и-р-и транзистора соединен с базой р-и-р транзистора и разрядным формирователем и адресный формирователь, отличающееся тем, что, с целью повышения быстродействия устройства за счет неразрушающего считывания информации, разнополярные выходы адресного формирователя подключены к эмиттерам п-р-и и р-и-р транзисторов соответственно.2, Запоминающее устройство по п. 1, отличающееся тем, что адресный формирователь содержит многоэмиттерный транзистор, база которого подключена к первому резистору и базе первого транзистора, коллектор многоэмиттерного транзистора через диод подключен к базе второго транзистора, эмиттер которого подключен к шине нулевого потенциала и через второй резистор к эмиттеру первого транзистора, коллектор второго транзистора соединен с третьим резистором.Источники информации, принятые во внимание при экспертизе1. Патент США3715732, кл. 340 в 173, 1973.2. Патент Франции2.11 Б 162,кл. 6 11 С 11/00, 1972.