Формирователь адресного сигнала для оперативного запоминающего устройства

СОЮЗ СОВЕТСКИКНмЛапнеСПУБЛИК 3(50 .6 11 С 11 4 ИЗОБРЕТЕВИДЕТЕПЪСТВ У ИС ВТОР СКОМУ ка тока подключены к общей шио т л и ч а ю щ и й с я тем,с целью уменьшения потребляености формирователя, он содержитдополнительный источник тока, первый вывод которого соединен с шиной управления, а второй вывод подключен к общей шине, эмиттер второго адресного транзистора соединенс второй адресной шиной.2. Формирователь ло п.л и ч а ю щ и й с я тем,тер транзистора .связи подшине источника питания, ак базе первого адресного нею что,мой мощ 79,о тчто эмитключен к коллектор транзисто 3, формирователь по п. 1, о тл и ч а ю щ и й с я тем, что коллектор транзистора связи подклюЧенко второй адресной шине,4. Формирователь по п. 1, о тл и ч а ю щ й ис я тем, что коллектор транзистора связи соединенс шиной управления.5. Формирователь по пп. 1-4, о тл и ч а ю щ и й с я тем, что фор-мирователь содержит дополнительныйисточник питания в виде резистора,первый вывод которого соединен сшиной управления, а второй вывод -с общей шиной. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬПЖ(56) 1.ф 1 ЕЕЕ Тгапэ, Ее, Оеч.ф, 19 9 6, с. 886-892.2. "1 ББСС 0 деэг. оЕ ХесЬп 1 са 1 Рарегзф, 1979, с. 108 (прототип). (54)(57) 1. ФОРМИРОВАТЕЛЬ АДРЕСНОГО СИГНАЛА ДЛЯ ОПЕРАТИВНОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА, содержащий первый адресный транзистор, транзистор свя зи, второй адресный транзистор, источник тока, первый и второй резисторы, первый вывод источника тока соединен с первой адресной шиной и коллектором первого адресного транзистора, эмиттер которого подключен к первому выводу первого резистора, база нервого адресного, транзистора соединена с первым выводом второго резистора, эмнттер транзистора связи соединен с первым выводом второго резистора, коллектор подключен к шине источника питания, база тран зистора связи соединена с коллектором второго адресного транзистора, база второго адресного транзистора подключена к шине управления, а вторые выводы резисторов и источниОДЩ 439 АИзобретение относится к интегральной схемотехнике, в частности к биполярным интегральным схемам памяти.Известны формирователи сигнала адреса оперативного эапоминаюцего устройства (ОЗУ), включающие в себя помимо тока хранения источник точ , ка выборки, подсоединенный через развязываюцие диоды к одной из двух адресных шин каждой строки элементов памяти (ЭП) и обеспечивающий ускоренное понижение уровня напряжения на адресных шинах поокончании цикла обрацения к строке ЭП 1.Недостаток данных схем заключает ся,либо в существенном замедлении процесса перевода строки ЭП в режим покоя начиная с момента достижения одинаковых уровней напряжения на адресных шинах ЭП, выбираемых в соседних циклах обращения, либо в недостаточной энергетической эффективности и большой площади, занимаемой ими на кристалле.Наиболее близкой к предлагаемой 25 по технической сущности является схема, которая содержит шину управления, первую и вторую адресные шины, генератор тока хранения, первый вывод которого подсоединен ко второй адресной шине, а второй - к отрицательному полюсу источника питания, первый п-р-п-транзистор, коллектор которого подсоединен ко второй адресной шине, а эмиттер и база - к первым выводам соответственно первого и второго резисторов, вторые выводы которых соединены с отрицательным полюсом источника питания, второй п-р-п-транзистор, коллектор которого подсоединен к положительно му полюсу источника питания, эмит" тер - к базе первого транзистора, а база - к коллектору третьего п-р"птранзистора, база которого соединена с шиной управления, эмиттер - 45 с первым выводом третьего резистора, коллектор - с первыми выводами четвертого резистора и первого конденсатора, а шина управления, в свою очередь, - с положительным полюсом источника опорного напряжения, второй конденсатор, первый вывод которого подсоединен к базе первого транзистора, а второй - к отрицательному полюсу источника опорного напряжения. Вторые вывОды первого конденсатора и четвертого резистора подсоединены к положительному полюсу источника, питания, а второй вывод третьего резистора - к отрица- , тельному полюсу источника питания 21. ОО.Недостатками известной схЕж явля- ютсг, потребление мощности в режиме покоя, что может приводить к суцественному увеличению мощности, потребляемой большой интегральной схе мой памяти, так как количество схем,формирователя сигнала адреса ОЗУ равно количеству строк в матрице ЭП,а также значительная площадь, занимаемая схемой на кристалле, чтосвязано с наличием в ней реэистивноемкостных цепей с большими постоянными времени, обуславливающими задержку выключения тока, форсирующего понижение потенциала на адресной шинестроки ЭП, которая выбиралась в цикле, предшествующем текущему циклуобращения, величина постоянной времени ЙС-цепи контролируется номиналами резистора и конденсатора, выполняемого обычно в интегральных схемахв виде обратно смеценного р-и-перехода, которые пропорциональны плоцади соответствуюцих схемных элементов,Цель изобретения - уменьшениемощности, потребляемой формирователемПоставленная цель достигаетсятем, что формирователь адресногосигнала для оперативного запоминающего устройства, содержащий первыйадресный транзистор, транзистор связи, второй адресный транзистор, источник тока первый и второй резисторы, первый вывод источника токасоединен с первой адресной шиной иколлектором первого адресного транзистора, эмиттер которого подключенк первому выводу первого резистора,база первого адресного транзисторасоединена с первым выводом второго,резистора, эмиттер транзистора связи соединен с первым выводом второго резистора, коллектор подклЮчен кшине источника питания, база транзистора связи соединена с коллекторомвторого адресного транзистора, база второго адресного траэистораподключена к шине управления, авторые выводы резисторов и источника тока подключены к обцей шине,содержит дополнительный источниктока, первый вывод которого соедичен с шиной управления, а второйвывод подключен к общей шине, эмиттер второго адресного транзисторасоединен со второй адресной шиной.Эмиттер транзистора связи подключен к шине источника питания, аколлектор " к базе первого адресного транзистора.Коллектор транзистора связи подключен ко второй адресной шине.Коллектор транзистора связи соединен с шиной управления,формирователь содержит дополнительный источник питания в виде резистора, первый вывод которого соединен с шиной управления, а второйвывоц - с общей шиной.На фиг. 1 изображена электрическая схема устройства; на фиг. 2и 3 - формирователи сигнала адреса ОЗУ.Предлагаемая схема включает в себя шину 1 управления, первую 2 и вторую 3 адресные шины, основной источник 4 тока, первый вывод которого подсоединен ко второй адресной шине 3, а второй - к отрнцательйому полюсу источника питания, первый адресный транзистор 5, коллектор которого подсоединен ко второй адресной шине 3, а эмиттер и база -к первым выводам соответственно первого 6 и второго 7 резисторов, вторые выводы которых соединены с отрицательным полюсом источника питания, 15 транзистор связи 8, коллектор которого подсоединен к положительному полюсу источника питания, эмиттер - к базе .первого адресного транзистора 5, а база - к коллектору вто О рого адресного транзистора 9, база которого, в свою очередь, соединена с шиной 1 управления, эмиттер - с первой адресной шиной 2, шина 9 управления через дополнительный источник 10 тока соединена с отрицательным полюсом источника питания.На фиг. 2 и 3 изображены формивв рователи сигнала адреса ОЗУ, в которых коллектор транзистора связи подсоединен соответственно к первой адресной шине и к базе второго . адресного транзистора.Формирователь адресного сигнала ОЗУ работаетледующим образом.Скорость нарастания потенциала на адресных шинах Ъ и З,достаточно высока благодаря использованию эмиттерных повторителей или усили-. телей Дарлингтона (не показаны). Для достижения высокой скорости спа да уровня напряжения на адресных шинах 2 и 3 после окончания цикла обращения используется дополнительный ток,протекающий через строку ЭП в режиме выборки. Этот ток обес печивается транзистором 5. При выборке строки, т.е. при повышении уровня напряжения .на адресных шинах 2 и В данной строки, ток источника 10 тока через шинУ 1 Управления, являющуюся общей для всех строк накопителя,. поступает в базу транзистора 9, что приводит к повышению уровня напряжения на базах транзисторов 8 и 5, транзистор 5 переходит из режима отсечки в нормальный активный режим, увеличивая ток, протекающий через строку элементов памяти (не показаны), включенную между шинами 2 и 3.При повйшении потенциала наадресных шинах 2 н 3 строки, выбираемой в следующем цикле обращения, ток источника 10 тока начинает ответвляться в базу транзистора 9 данной строки. Однако дополнительный ток, про- в 65текающий через строку ЭП, котораясобиралась в предыдущем цикле обращения, выключается с задержкой,в результате чего сохраняется высокая скорость понижения уровня напряжения на. адресных шинах 2 и 3строки. Процесс изменения потенциала на базах транзисторов 8 и 5 описывается системой дифФеренциальныхуравнений дОЬи 80 ь 5Фвкв+вкв+вэв) ав +евэ ав =. 6% 8+118)где й - величина сопро. явления резистора 7;.Ся - усредненная емкостьрезистора 7;СЬ в СЬусредненные емкостисоответственно эмнттерного и коллекторного и коллекторногор-и-переходов транзистора 5С , (ЬИ- усредненные емкостисоответственно эмиттерного и коллекторного р-п-переходовтранзистора 8;С 9- усредненная емкосгьЬк 9коллекторного р-иперехода транзисто-.ра 9В - коэффициент усилениятранзистора 8.Так как узелк которому подключена база транзистора 8, разряжается лишь базовым током этого тран-.зистора, величина которого мала,скорость изменения напряжения в этомузле определяет и скорость изменения напряжения на базе и эмнттеретранзистора 5.Таким образом,1015439 О Пренебрегая последними тремя сла.гаемыми в левой части уравнения (4)получают65 бб(5) с:ьвС +С 3 а . (ь бк 8 бК 9( 1Далее следуетЦб = ЦЫвхр (-Р)где Ц " установйвшееся значениеуровня напряжения на, базе транзистора 5 в режиме выборки информации,По такому же закону изменяетсянапряжение на эмиттере транзистора 5О.э = 0 эцехр (- г/С)где О - установившееся значениенапряжения на эмиттеретранзистора 5 в режимевыборки,Дополнительный ток через строкуЭП по окончании цикла обращения кней описывается уравнением1 = 1 в ехр (-й/")к1Ув йТаким дбразом, задержка выключения гока, форсирующего понижениенапряжения на адресных шинах поокончании цикла обращения к ней,определяется постоянной времени сопиоываемой уравнением (6), значение которой за счет высокогО значения коэффициента усиления В доста-точно велико, даже если транзисторы8 и 9 спроектированы по минимальным"проектным нормам и емкости их р-ппереходов невелики,При слишком высоких значениях ко-,эффициейта усиления В постоянная времени.Т может получиться. стольбольшой, что задержка выключения тока, ускоряющего понижение потенциала адресных шин, существенно превысит значение, требуемое для разрМда адресных шин до уровней, соответствующих режиму покоя. В этом случае удобно испольэовать инверсноевключение транзистора 8, при котором его коллектор подсоединяется 10 к базе транзистора 5,а эмиттерк положительному. полюсу источникапитания, что обеспечивает меньшиезначения Г, вследствие меньшихчем при нормальном включении значе ний коэффициента усиления.Так как потенциал шины управления в процессе работы предлагаемогоустройства в составе БИС памяти меняется слабо, в качЕстве источниКатока управления можно использоватьрезистор.Таким образом, благодаря использованию в качестве второго адресного транзистора р-и-р-зранзистора иподсоединению шины управления кисточнику тока, а не к источникуопорного напряжения, мощность; потребляемая формирователем, по сравнению с известным существенно уменьшена и сведена до значения, близкого к нулю. Кроме того, достигнуто существенное по сравнению с известным сокращение площади, занимае-.мой схемой на кристалле в результате устранения ряда схемных элеменЗ 5 тов и дополнительных р-п-переходовбольшой площади, выполняющих рольконденсаторов в резистивноемкостных цепях задержки выключения тока,форсирующего понижение потенциала 40 на адресных шинах строки ЭП послеокончания цикла обращения к ней.1015439 Составитель В, Теленков Пчелинская техред ж.кастелевич КорректорЛ. Бокша