Адресный формирователь для интегрального постоянного запоминающего устройства

(и) 59325 О Союз Советских Социалистических Республик(51) М нием заявки Гч присое Госуаарственнмй камнтеСамаа Мммисров СССР(43) Опубликовано 15.02,78. Бюллетень6 (45) Дата опубликования описания 22.02.78 53) УДК 681.327,6) АДРЕСНЫЙ ФОРМИРОВАТЕЛЬ ДЛЯ ИНТЕГРАЛЬНО ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВАьной оянИзобретение относится к вычислител технике, в частности к интегральным пост ным запоминающим устройствам (ПЗУ).Известны адресные формирователи, выполненные по схеме основного элемента транзисторно-транзисторной логики 1, Наиболее близким к изобретеншо техническим решением является адресный формирователь, содержащий три транзистора, диод, два резистора, входную и выходную шины, шину питания и шину нулевого потенциала, причем база первого транзистора соединена с входной шиной, коллектор соединен с базой третьего транзистора и через первый резистор - с шиной питания, эмиттер соединен с базой второго транзистора и через второй резистор - с шиной нулевого потенциала, эмиттер третьего транзистора соединен с анодом первого диода, катод которого соединен с выходной шиной и коллектором второго транзистора, эмиттер которого соединен с шипой нулевого потенциала 2. Однако известный формирователь имеет низкое выходное сопротивление в режиме записи информации,Целью изобретения является повышение надежности и уменьшение потребляемой мощности в режиме записи информации. В описываемом формирователе это достигается тем, что он содержит четвертый и пятый транзисторы, второй и третий диоды, третий, четвертый и пятыи резисторы, причем эмиттер пятого транзистора соединен с коллектором третьего транзистора, коллектор соединен с шиной питания, а база - через третий резистор с шиной пита ния и коллектором четвертого транзистора,эмиттер которого непосредственно, а база через пятый резистор подключены к шине нулевого потенциала и аноду второго диода, катод которого соединен с выходной шиной, анод 0 третьего диода через четвертый резистор подключен к базе четвертого транзистора, а катод - к шине питания.На чертеже представлена электрическаясхема описываемого формирователя.5 Он содержит первый транзистор 1, первыйрезистор 2, второй резистор 3, третий транзистор 4, первый диод 5, второй транзистор 6, пятый транзистор 7, второй диод 8, третий резистор, 9, четвертый транзистор 10, третий ди од 11, четвертый резистор 12, пятый резистор13, входную шину 14, выходную шину 15 и шину питания 16.При работе адресного формирователя в режиме записи информации при повышении на пряжения источника питания до величины,необходимой для записи информации, диод 11 пробивается, ток через резистор 12 протекает в базу транзистора 10 и включает его, транзистор 7 выключается, так как ток резистора 9 30 пе поступает в его базу, а течет в общую шпРедактор Л. Тюрина Подписное Изд.236 Тираж 788 НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Заказ 110/16 Типография, пр. Сапунова, 2 ну через включсииыи транзистор 10. В рсзультатс этого ток, протекающий через диод 8, определяется величиной резистора 2 и имеет небольшую величину, что позволяет ограничивать значение выходного напряжения.Известные ПЗУ в зависимости от их информационной емкости могут содержать десять и более адресных формирователей, выполненных по обычной планарной технологии, используемой прп производстве полупроводниковых интегральных схем,формула изобретенияАдресный формирователь для интегрального постоянного запоминающего устройства, содержащий три транзистора, диод, два резистора, входную и выходную шины, шину питания и шину нулевого потенциала, причем база первого транзистора соединена с входной шиной, коллектор соединен с базой третьего транзистора и через первый резистор - с шиной питания, эмиттер соединен с базой второго транзистора и через второй резистор - с шиной нулевого потенциала, эмиттер третьего транзистора соединен с анодом первого диода, катод которого соединен с выходной шиной и коллектором второго транзистора, эмиттер которого соединен с шиной нулевого потенциала,отличающийся тем, что, с целью повышения надежности и уменьшения потребляемой5 мощности в режиме записи информации, онсодержит четвертый и пятый транзисторы, второй и третий диоды, третий, четвертый и пятый резисторы, причем эмиттер пятого транзистора соединен с коллектором третьего10 транзистора, коллектор соединен с шиной питания, а база через третий резистор - с шинойпитания и коллектором четвертого транзистора, эмиттер которого непосредственно, а базачерез пятый резистор подключены к шине ну 15 левого потенциала и аноду второго диода, катод которого соединен с выходной шиной, анодтретьего диода через четвертый резистор подключен к базе четвертого транзистора, а катод - к шине питания.20 Источники информации,принятые во внимание при экспертизе1, Наумов Ю, Е. Интегральные логическиесхемы. М., Советское радио, 1970, с. 245 -249,25 2. Каталог фирмы Нагпз зеписопдцсог,1973, с, Ме 19 - 22, 39 - 46,