Преобразователь двоичнодесятичного кода в двоичный

6 оюз Советс оциалистическ Реотублик(21) 24 л Е 5/02 ки Ю исоединением зая Государственный квинт СССР но делам нэооретенн н открытнй(72) Автор изобрете Омельченк ганрогский радиотехнический институт им, В, Д. Калмык(54) ПРЕОБРАЗОВАТЕЛЪ ДВОИЧНО - ДЕСЯТИЧНОГО КОДАВ ДВОИЧНЫЙ первого сх мм ходом первог Изобретение относится к области автоматики и цифровой вычислительной техники и может быть использовано для преобразования дробных двоично-десятичных чисел в двоичный код.Известно устройство для преобразования двоично-десятичного кода в двоичный, содержащее запоминающее устройство двоичных эквивалентов, переключатель эквивалентов, сумматор и сдвиговый регистр 11. Недостатком известного устройства является невысокая скорость преобразования.Наиболее близким техническим решением данной задачи является преобразователь двоично-десятичного кода в двоичный код, содержащий регистр числа, блок управления, распределитель импульсов, переключатель двоичных эквивалентов, первый вход которого соединен с выходом регистра числа, а второй вход - с первым выходом блока управления и входом распределителя импульсов, первое запоминающее устройство двоичных эквивалентов, первый вход которого соединен с выходом переключателя двоичных эквивалентов, а второй вход - с выходом распределителя импульсов, первый сумматор и первый регистр сдвига, вход которого соединен с выходома- тора, а выход - с первым в осумматора 121Недостатком известного устройства является относительно низкое быстродействие. Целью изобретения является повышение быстродействия. Это достигается тем, что преобразователь содержит элементы ИЛИ, И, элемент запрета, второй сумматор, счетчик переносов, группу элементов И, второй регистр сдвига, второе запоминающее устройство двоичных эквивалентов, первый вход которого соединен с выходом перекл 1 очателя двоичных эквивалентов, второй вход - с выходом распределителя импульсов, а выход соединен с первым входом второго сумматора, первый вход элемента И,ГИ соединен с выходом первого запоминающего устройства двоичных эквивалентов, а выход - со вторым входом первого сумматора, первые входы элемента И и элемента запрета соединены с выходом второго сумматора, вто рой вход элемента И и запрещающий вход элемента запрета соединены со вторым выходом блока управления, вход второго регистра сдвига соединен с выходом элемента запрета, а выход - со вторым входом второго сумматора, выходы счетчика переносов и выходы группы элементов И соединены со вторым входом элемента ИЛИ, первые входы соединены с третьим входом блока управления, а вторые входы соединены с выходом счетчика переносов, вход которого соединен с выходом элемента И.Начертеже представлена структурная схема устройства для преобразования кодов. Устройство содержит входную шину 1 подачи тетрады, регистр 2 числа, управляющую шину 3, блок управления 4, переключатель двоичных эквивалентов 5, распределитель импульсов 6, первое и второе запоминающие устройства 7, 8, элемент ИЛИ 9, первый и второй сумматоры 1 О, 11 соответственно, первый и второй регистры сдвига 12, 13, элемент И 14, элемент запрета 15, счетчик переносов 16, группу элементов И 17.Входная шина 1 служит для записи считываемой с носителя информации. Управляющая шина 3 предназначена для подачи синхроимпульса, приходящего одновременно со считываемой тетрадой двоично-десятичного числа. Регистр 2 числа хранит считанную тетраду. Блок управления 4 вырабатывает сигналы, обеспечивающие функционирование устройства в составе вычислительной машины. Переключатель 5 эквивалентов вырабатывает сигнал опроса необходимых шин запоминающих устройств 7, 8. Распределитель импульсов 6 вырабатывает распределенные во времени импульсы, необходимые для функционирования устройства. Первое и второе запоминающие устройства 7, 8 предназначены для хранения старших (1 - 1) и младших+ 1) - п 1 разрядов двоичных эквивалентов преобразуемых тетрад дваично-десятичного числа. Элемент ИЛИ 9 либо передает содержимое, считываемое с первого запоминающего устройства 7, либо - с выхода группы элементов И 17. Первый и второй одноразрядные двоичные сумматоры 10, 11 предназначены для суммирования старших (1 - 1) и младших+ 1) - п разрядов двоичных эквивалентов Э; преобразуемых тетрад с содержимым первого и второго регистров сдвигов 12, 13, Первый и второй регистры сдвига 12, 13 хранят и сдвигают результат суммирования. Элемент И 14 передает перенос из старшего разряда второго одноразрядного двоичного сумматора в счетчик переноса 16 по сигналу конца цикла преобразования каждой тетрады двоично-десятичного числа. Элемент запрета 15 служит для передачи информации с выхода суммы второго одноразрядного двоичного сумматора 11. Счетчик переносов 16 накапливает переносы от суммирования старших разрядов содержимого второго регистра сдвига 13 и двоичного эквивалента тетрады, приходящего со второго запоминающего устройства Группа элементов И 17 расшифровывает содержимое счетчика 16.Преобразование осуществляется путемсуммирования двоичных эквивалентов считываемых тетрад двоично-десятичного числа.Устройство работает следующим образом.В регистр числа 2 по входной шине 1последовательно разряд за разрядом, начиная со старшего, поступают двоично-деся- О тичные тетрады преобразуемого числа, Одновременно с каждой двоично-десятичной тетрадой в блок управления 4 по управляющей шине 3 поступает синхроимпульс, задающий стартстопный режим работы устройства, Блок управления 4 вырабатывает 15сигналы, обеспечивающие функционирование всего устройства. Распределитель импульсов 6 вырабатывает распределенные во времени импульсы, число которых равно , т. е. половине разрядов двоичных эквива- М лентов, хранимых в первом и втором запоминающих устройствах 7, 8, которые хранят 1 - к двоичных эквивалентов, т. е. по девять для каждой тетрады. Причем в первом и во втором запоминающих устройствах 7, 8 хра 25нятся старшие (1 - 1) и младшие+ 1) -- п разрядов каждого двоичного эквивалента Э . Переключатель эквивалентов 5 одноМвременно выбирает соответствующие шины первого и второго запоминающих устройств 7, 8. С выходов первого и второго запоми наюших устройств 7, 8 считаная информация поступает последовательным кодом, одновременно на первый и второй одноразрядные двоичные сумматоры 10, 11 и суммируется с содержимым первого и второго 35 регистров сдвига 12, 13. Сумма с первогои второго одноразрядного двоичного сумматора 10 и 11 поступает на первый и второй регистр сдвига 12 и 13. Управление передачей суммы на второй регистр сдвига 13 производит элемент запрета 15 до тех 4 О пор, пока не поступит из блока управления4 признак конца суммирования в цикле, Преобразование одной тетрады длится п/2 такта.Перенос из (1+ 1)-го разряда в )-й раз 45 ряд заносится в счетчик переносов 16 припоступлении на управляющий вход элемента И 14 п 2 такта. С приходом следующей тетрады описанный процесс повторяется до тех пор, пока не преобразуется младшая тетрада двоично-десятичного числа, и блок управления 4 не вырабатывает сигнал конца преобразования. По этому сигналу производится окончательное суммирование содержимого первого регистра сдвига 12 и переноса, хранимого на счетчике переносов55 16. По разрешающим сигналам, поступающим на управляющий вход с блока управления 4 группа элементов И 17 расшифровывает содержимое счетчика переносов 16.Информация группы элементов И 17 с вы656052 Фо рм ула изобретения хода поступает на второй вход элементаИЛИ 9 и далее на первый вход первогоодноразрядного двоичного сумматора 10, гдесуммируется с содержимым первого регистрасдвига 12. По окончании п/2 такта (1+ 1)цикла, на первом и втором регистрах сдвига 12 и 13, установится искомое двоичноечисло,Таким образом, процесс преобразованиязаключается в одновременном суммировании старших (1 - ) и младших 1 + 1) - 10- п разрядов двоичных эквивалентов Эпоступающих последовательным кодом напервый и второй одноразрядные сумматоры10 и 11 и Окончательном суммировании переноса П: с результатом, хранимым на 15первом регистре сдвига 13.Время преобразования предлагаемого устройства определяетсяТг = т /а (1+ 1),Выигрыш в быстродействии определяетсясоотношением11 21В= - = -Т +1Так как в предлагаемом устройстве производится одновременное суммирование старших (1 - ) и младших ( + 1) - п разрядов, то преобразование производится быстрее. При п = 27 и 1 = 6 преобразованиедвоично-десятичного числа в предлагаемомустройстве производится быстрее в 1, 8 раза.30 Преобразователь двоично-десятичного кода в двоичный, содержащий регистр числа, блок управления, распределитель импульсов, переключатель двоичных эквивалентов, первый вход которого соединен с выходом регистра числа, а второй вход - с первым выходом блока управления и входом распределителя импульсов, первое запоминающее устройство двоичных эквивалентов, первый вход которого соединен с выходом переключателя двоичных эквивалентов, а второй вход - с выходом распределителя импульсов, первый сумматор и первый регистр сдвига, вход которого соединен с выходом первого сумматора, а выход с первым входом первого сумматора, отличающийся тем, что, с целью повышения быстродействия содержит элементы ИЛИ, И, элемент запрета, второй сумматор, счетчик переносов, группу элементов И, второй регистр сдвига, второе запоминающее устройство двоичных эквивалентов, первый вход которого соединен с выходом переключателя двоичных эквивалентов, второй вход - с выходом распределителя импульсов, а выход соединен с первым вхолом второго сумматора, первый вход элемента ИЛИ соединен с выходом первого запоминающего устройства двоичных эквивалентов, а выход - со вторым входом первого сумматора, первые входы элемента И и элемента запрета соединены с выходом второго сумматора, второй вход элемента И и запрещающий вход элемента запрета соединены со вторым выходом блока управления, вход второго регистра сдвига соединен с выходом элемента запрета, а выход со вторым входом второго сумматора, выхолы счетчика переносов и группы элементов И соединены со вторым входом элемента ИЛИ, первые входы соединены с третьим выходом блока управления, а вторые входы группы элементов И соединены с выходом счетчика переносов, вход которого соединен с выхолом элемента И.Источники информации, принятые во внимание при экспертизе1. Авторское свилетельство СССР466507, кл. 6 06 Г 5/02, 1973.2. Авторское свидетельство СССР473179, кл. Сз 06 Г 5/02, 1974. ЦНИ ИП И Заказ 1522/39 Тираж 779 Подписное Филиал ППП Патент, г. ужгород, ул. Проектная, 4