Устройство синхронизации цифровых сигналов

О П И С-А"Н И Е ИЗОБРЕТЕН И Я Союз Советских Социалистических Республик(61) Дополнительное (22) Заявлено 10.05.7 вт. св 640/1821 041 7/04 исоединвнием заявкиГосударствениыи комит СССР(45) Дата опубликования описания 23.02.79) Заявитель ИИ 54) УСТРОЙСТВО СИНХРОН ЦИФРОВЫХ СИГНАЛО прощение устрои. функциональных Изобретение относится к радиотехнике и может использоваться в устройствах синхронизации приема в системах цифр- вой связи.Известно устройство синхронизации цифровых сигналов, содержащее объединенные по входу приемный регистр и сумматор по модулю два, другой вход и выход которого подключены соответственно к выходу кодирующего блока и к входу приемника, к другому входу которого подключен один из выходов временного распределителя, другие выходы которого по,1- ключены к входам кодирующего блока, причем выходы разрядов приемного регистра подключены к соответствующим входам дешифратора синхронизирующего сигнала, а к входу временного распределитсля подключен выход формирователя сигнала фазирования, а также счетчик числа дублирований 11.Однако известное устройство является сложным,Цель изобретения - уства путем исключенияблоков.Для этого в устройство синхронизации цифровых сигналов, содержащее объединенные по входу приемный регистр и сумматор по модулю два, другой вход и выход которого подключены соответственно и выходу кодирующего блока п к входу приемника, и другому входу которого подкл 10- чен один пз выходов временного распределителя, другие выходы которого подкл 1 очены и входам кодирующего блока, причем выходы разрядов приемного регистра подключены к соответствующим входам дешифратора синхронпзирующего сигнала, а и входу временного распределителя подключен выход формирователя сигнала фа зирования, а также счетчик числа дублирований, введены дополнительный сумматор по модулю два и блок задержки, при этом между входом и выходом приемного регистра включен дополнительный сумматор по модулю два, выход которого и выход блока задержки через счетчик числа дублирований, к другому входу кс торого подключен выход дешифратор зсинхрош 1 зпрующего сигнала, подключен к гходам формирователя сигнала фазирования, выход которого подключен к входу оло 1.а задержки.25 На черте)ке представлена структурнаяэлектрическая схема устройства синхронизации цифровых сигналов.Предложенное устройство содержитобъединенные по входу приемный регистр З 0 1 и сумматор 2 по модулю два, другой входзо 35 40 и выход которого подключены соответственно к выходу кодирующего блока Л и к входу приемника 4, к другому входу которого подключен один из выходов временного распределителя 5, другие выходы которого подключены к входам кодирующего блока д, причем выходы разрядов приемного регистра 1 подключены к соответствующим входам дешифратора б синхронизпрующего сигнала, а к входу временного распределиеля 5 полключен выход формирователя 7 сигнала фазировання, а также счетчик числа дублпрований. Кроме того, устройство содержит дополнительный сумматор 9 по модулю два и блок 10 задержки, пр э:ом между входом и выходом приемного регистра 1 включен дополнительный сумматор 9, по модулю два, выход которого и выход блока 1 О задержки через счетчик Я числа дублирований, к другому входу которого подключен выход дешифратора б сннхронизирующего сигнала, подключен и входам формирователя 7 сигнала фазиро. виня, выход которого подключен к входу блока 10 задержки. Предложенное устройство работает следующим образом.Пусть блок передаваемого сигнала состоит из б 0 символов, синхронпзирующая колограмма содержит 15 символов со структурой 000010100110111 и дублируется трн раза, начиная с 1 б символа блока (в общем случае длина блока, длина сннхронизируощей кодограммы и ее структура и лру гие параметры могут быть иными). При приеме из совокупной импульсной последовательности происходит выделение информационных значений цифровых сигналов. Кроме того, для обеспечения синхронной работы временного распределителя передающей стороны и временного распределителя 5 приемной стороны на основе приема во время пауз синхроппзпрующнх кодограмм вырабатывается сигнал фазнрования, подаваемый на временной распределитель 5 приемной стороны,Цифровой сигнал, принимаемый нз ка. нала связи, поступает на сумматор 2 по модулю два, приемный регистр 1 п дополнительный сумматор 9 по модулю два. Временной распределитель 5 и колнрующпй блок 3 аналогичны по назначению и реализации временному распределителю и кодирующему блоку передающей стороны.Таким образом, при синхронной работ, временных распределителей на передающей и приемной сторонах с выхода сумматора по модулю два на приемник 4 (приеми:с во кодер ных сигналов) поступают только информационные значения вокодерных сигналов. Через приемный регистр 1 проходився совокупная последовательность. Однако 5 1 о 15 20 25 45 50 55 60 65 каждый раз, когда во всех разрядах приемного регистра 1 оказывается записанной синхронизирующая кодограмма вила 000010100110111, на выходе дешифратора б синхронизирующего сигнала формируется импульс. Счетчик 8 числа дублирований имеет два разряда и считает до трех. Дополнительный сумматор 9 по модулю два обеспечивает проверку безошибочности олноименных символов соседних кодограм а, и, если они различны 10 и 1 либо 1 и О), формирует импульс сброса счетчика 8 числа дублирований в нулевое состояние, Прием подряд трех синхроннзирующих кодо- грамм характеризуется тремя импульсами на входе счетчика 8 числа дублирований и отсутствием импульсов сброса в периоды между первым и вторым, а также вторым н третьим импульсами с выхода дешифратора б синхронизирующего сигнала. На выходе формирователя 7 сигнала фазирова нпя, представляющего собой элемент совпадения на два входа, формируется сигнал фазирования, который подается на временной распределитель 5. Через блок 10 задержки этот же сигнал поступает на сброс счетчика 8 числа дублирований, и этап формирования сигналов фазирования повтор. ется вновь. При другой кратности дублирования синхронизирующих кодограмм меняется только разрядность счетчика 8 числа дублирований и подключение входов формироьателя 7 сигнала фазирования,Предложенное устройство синхронизации цифровых сигналов характеризуется повышенной надежностью работы и простотой конструкции. Формула изобретения Устройство синхронизации цифровых сигналов, содержащее объединенные по входу приемный регистр и сумматор по мо лулю два, другой вход и выход которого подключены соответственно к выходу колируощего блока и к входу приемника, к Лругому входу которого подключен один из выходов временного распределителя, другие выходы которого подключены к входам кодирующего блока, причем выходы разрядов приемного регистра подключены к соответствующим входам дешифратора синхронизирующего сигнала, а к входу временного распределителя подключен выход формирователя сигнала фазирования, а также счетчик числа дублирований, о тл ич а ющ е е с я тем, что, с целью упрощения устройства путем исключения функциональных блоков, в него введены дополнительный сумматор по модулю два и блок задержки, при этом между входом и выходом приемного640438 Состав:,лель В. СтаростинТехред А, Камышникова Корректор И. Симкина Редактор К. 1 Цадилова Заказ 1008/1566 Изд. %794 Тнрагк 778 Подписное НПО Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Тип. Харьк. фил. пред. Патент регистра включен дополнительный сумматор по модулю два, выход которого и выход блока задержки через счетчик числа дублирований, к другому входу которого подключен выход дешифратора синхрони зирующего сигнала, подключен к входам формирователя сигнала фазированпя, выход которого поключен к входу блока задержки Источник информации, принятый во5 внимание при экспертизе: 1, Патент ФРГ2015498, кл, 21 а 3600, 1973.