416912

аглМа4 6912 Союз СоветскихСоциалистицескихРеспубттик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ависимое от авт. свидетельства М 71 (ЛЬ 1704195/18-24) М. Кл. Н 051 с 10/00 б 061 11/00Заявлено заявки М с присоединениеПриоритет Государственнай комитет Совета Министров СССР оа делам изобретений и открытиипубликовано 25,11,1974, Бюллетень Мо 7ата опубликования описания 15 Х 11.1974 УДК 658.562(088.8 Авторыизобретения И, Бердников, В. И. Андрианов, В, И. Иванюженк и В. М. Кисельников Заявител РЕЗЕРВИРОВАННЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ вероят- ванного Изобретение относится к устройствам цифровой автоматики и вычислительной техники повышенной надежности на системе элементов класса транзисторно-транзисторная логика 1 ТТЛ).Известен резервированный логический элемент, содержащий четыре логические ячейки, каждая из которых содержит последовательно соединенные входной многоэмиттерный транзистор, усилительный транзистор и выходной эмиттерный повторитель с динамической нагрузкой, входы первой логической ячейки объединены со входами второй логической ячейки, а входы третьей логической ячейки - со входами четвертой логической ячейки, выход первой логической ячейки соединен с выходом четвертой логической ячейки, а выход второй логической ячейки - с выходом третьей логической ячейки,Однако в известном резервированном логическом элементе при определенном сочетании входных сигналов возможны случаи, когда открытые транзисторы одних логических ячеек будут нагружены на открытые транзисторы других логических ячеек. В случае одновременного открытия последовательно включенных транзисторов произойдет значительное увеличение коллекторпого тока через эти транзисторы, что может привести к отказу резервированного логического элемента. Этим самым будет значительно сниженаность безотказноц работы резервиро логического элемента класса ТТЛ.Цель изобретения - построение высокона дежных резервированных логических элементов класса ТТЛ по принципу объединения выходных полюсов, т. е. получение резервированных логических элементов данного класса выгодных, как с точки зрения конструктивной 10 реализации и затрат оборудования, так и сточки зрения получения их высокой надежности.Это достигается тем, что коллектор усилительного транзистора первой логической ячей ки соединен с коллектором усилительноготранзистора третьей логической ячейки, а коллектор усилительного транзистора второй логической ячейки - с коллектором усилительного транзистора четвертой логической 20 ячейки.На чертеже представлена принципиальнаясхема предлагаемого резервированного логического элемента. Схема содержит четыре однотипные логические ячейки 1, 2, 3, 4 класса 25 ТТЛ, каждая из которых состоит из многоэмиттерного транзистора 5, в базовую цепь которого вкл,очсп резистор 6, усилителя напряжения, собранного на транзисторе 7, в коллекторную и эмиттерную цепь которого соот- ЗО ветственно включены резисторы 8 и 9, и выходного эмиттерного повторителя с динамической нагрузкой, состоящего из транзисторов 10, 11, 12 и резистора 13.Выходные полюса логических ячеек 1, 2 соединены соответственно с Выходпы.:и полОсами логическР 1 Х ячеек 4, 3, а входные полюса логических ячеек 1, 3 - соответственно с входными полосами логических ячеек 2, 4. Коллекторные выходы транзисторов 7, входящих в состав логических ячеек 1, 2, соединены соответственно с коллекторпыми выходами транзисторов 7, входящими в состав логи"еских ячеек 3, 4.При наличии па входе 1 и входе 2 логической 1, что соответствует величине Входного напряжения + (2, - 5) в, транзисторы 3 и соответственно резисторы 13 будут открьы, а транзисторы 11 - закрыты, т. с. открытые резисторы 13 будут нагружены соотзетс;вепно на закрытые транзисторы 11.При наличии на входе 1 и входе 2 логРческого О, что соотгеСтвует ; слпчипе Г".Одного напряжения + (О - 0,3) в, резнс.ор . 3 ,: 13 будут закрыты, а тоап.истсры 1 - Открыты, т, е. закрыть.е резисторы 13 бУдут нагру- ЖЕНЫ СООтВЕтСтВЕННО Па ОтКРЬтЫЕ ТРЯНЗПСРО- ры 11.При наличии па входс 1 .Тогпческой 1, я на входе 2 - логи 1 ес 11 ого 0, транзисторы 7, 12 логических ячеек 1, 2 будут открьТы, а транзисторы 10 логических ячеек 1, 2, 3, 4 и транзисторы 7, 2 логических ячеек 3, 4 закрыты, т. е. Открытые транзисторыл ло. ических ячеек 1, 2 будут сооветствеппоагру- жены па закрытье трапзисто 1 ты . 0 логических ячеек 1, 4 и 3, 2. В этом случае не произойдет увеличение тока В цепи Открьтых .рапзпсторов, а логическое состояние Выходовн выхода 2 будет определяться логпческойПа Входе, т. е. В данном случае Ошиока тха ложный 0 па одном из двух Входов исправляется, не привод к парушепи;О элек 1 рических режимоз логи еских элементов.Проведенный анализ показывает, что многие типы отказов в резервированном ,Оги сском элемснте пе п 1 НВсдят к ложному спГпалу на его выходе. Однако, если этп о,казы не будет выявлены и устранены, то этим самыя будет значительно СНИРкена вероятность безотказной работы резервированного логического элемента. Поэтому для возможности выявления лОбых отказов при проверке резервиро вашого логического устройства вводятся двешины по плюс питанию. КаРкдая из шин должна охватывать те два элемента, коллектора транзисторов 7 которых объединя 1 отся.При поочередном отключении от источника 10 питани 51 кажДОН из шин, резервированныЙ логический элемент будет нормально функционировать только в том случае, если в нем отсутствуют любые одиночные отказы отдельных компонент, и если па его входах не будет 15 ложных сигналов.Таким образом, дополнительное введениепопарного объединения коллекторов транзисоров 7 и введение двух шин по плюс питанию для возможности выявления любых от казов дает возможность применить более простую и экономическую в отношении затрат оборудования резервированную логическую конструкцк:о с высокой степенью надежности на системе э,темептов класса ТТЛ.25ПредмеизобретенияРезервироваппы логический элемент, содержащий четыре логические ячейки, каждая из которых содержит последовательно соеди 11 снпые входпон .;1:01 Оэ.,1 и 1 терный т 1 та 1 Зистор,усплительны 11 т 1 тапзистор и Выходной эмиттерпый повторГель с динамической нагрузкой, входы первой лоРческой ячейки объединены со входами второй логической ячейки, а 35 Входы треье; логической ячейки- - со входами четвертой .огичсской ячейки, выход перВои логпческо 5.чеки соединен с ВыхОдОм четвертой лОГР 1:еско 5 чеРки, а выход второй лОГическо 1 чсйки - с ВыхОдОм третьей лОГи ческой 51 с.к. О т л и ч а О щ и и с я те.,1,с цель.о повышения его надежности, коллектор усилитель,ого транзистора первой логической ячейки соединен с коллектором усилительного транзистора третьей логической 45 ячейки, а коллектор усилительного транзистора второй логической ячейки - с коллектором усилительного ;ранзистора четвертой логической ячейки.. Батыгин Техред Г. Васильева Корректор Г. Филат Редак аз 1925/4ЦНИИПИ ПодписноСССР пография, пр. Сапунова Изд.499сударствениого по делам изоМосква, Ж,Тираж 760комитета Совета Микис,ретеиий и открытийРаушская иаб., д. 4 5