Универсальный логический модуль

(50 4 Н 03 К 19/094 ИСАНИЕ ИЗОБРЕТЕН Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и де-.бл ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(56) Авторское свидетельство СССРУ 333550, кл. С 06 Г 7/00, 1970,Якубайтис Э.А. Универсальныелогические элементы. - Автоматикаи вычислительная техника, 1973,9 5,7(54) УНИВЕРСАЛЬНЫЙ ЛОГИЧЕСКИЙ МОДУЛЬ(57) Изобретение относится к микроэлектронике и вычислительной технике и предназначено для реализации всех логических функций и переменных. Цель изобретения - упрощениеконструкции модуля, Устройство содержит и информационных шин 1-4 и2" настроечных шин 5-20. Наличие илинеек, каждая 1-я (1=1,п) из которых содержит 2" логических ячеекпри условии, что каждая логическаяячейка состоит из выполненных наМОП-транзисторах элементов И-НЕ иРАВНОЗНАЧНОСТЬ; позволяет модулюобладать регулярной структуройлает его более однородным, 1 та2 ил.=1,и) из которых содержит 2 логических ячеек, Логическая ячейка описывается вырджением; у В(И, хИ,)10 дуля.При подаче на информационные шины переменных хх и на настроечные шины сигналов настройки О О на выходной шине модуля реализуется логическая функция "(х,х), определяемая вектором настройки с= :(ИИ,И,.),35 40 Модуль работает следующим образом.На .информационные шины 1-4 пода, 45ются двоичные переменные х , х 4 соответственно, на настрсечве лины6-20 - сигналы настройки И П сей 6ответственно (причем настроечныешины 5, 7, 9-19 модуля соединены с50первыми шинами управления соответствующих ячеек, а настроечные шины6, 8, 10-20 - с вторыми шинами управления соответствующих ячеек), Навыходе 21 модуля реализуется логическая функция (хх, ), определяе 55мая вектором настройки и=(О 4,Ц,О, ),где х - сигнал на информационнойшине ячейки;И И - сигналы на шинах управления5ячейки.Структурно ячейка представляетсобой выполненные на МОП-транзисторах элементы И-НЕ и РАВНОЗНАЧНОСТЬ,Информационная шина каждой ячейки 1-й (1=1,и) линейки соединена с 1-й информационной шиной модуля, на которую подается переменная хт-фПины управления ячеек первой линейки соединены с настроечными шинами модуля, на которые подаются сигналы настройки О И, принимаю. щие значения "0" и 1. Выходные шины всех ячеек 1-й (1=1, и) линейки соединены с шинами управлеЗО ния логических ячеек (1+1)-й линейки, а выходная шина ячейки и-й линей ки соединена с .выходной шиной моРассмотрим алгоритмы настройки,Он основан на соотношениях (1) и (2),Пусть у, - значение реализуемоймодулем логической функции г(х ,х )на (1-1)-м наборе, 1=1,2".еТогда исходным для нахождениявектора настройкиявляется вектор У =(у ,у у ). Вектор Ч находято -2изза и шагов. Причем на 1-м шаге получается вектор У. из вектораа на последнем шаге 14=.- ) 1, тт, =,у у , у 2,Е,., 2 ),й =и иМ де сп 2 2 уу, 1=1 щ 2, н =,У,У,,У,Р рР ррР М =ч1 2 с 72.,2 с, г ,г г), где2 и т.д,На и-м шаге компоненты вектораЙ совпадаютс соответствующими компонентами вектора У,П р и м е р. Найти вектор настройкимодуля четырех переменных,0,1).Ъ =(0,0,0,1,0,0,0,0,0,0,0,01,0,0,1).Таким образом, настройки модуля:О; =О, 1=4, 13, 16;О=1, 1=1,16, /Ф 1.Количество ИОП-транзисторов, необ ходимых для построения универсального логического модуля, может быть рассчитано по Формуле;5=8 (2 -1)рт - ,(модуль ра переменных содержит2 =2 -1 логических ячеек, каждая из которых содержит 8 МОП-транзисторов фиг, 2).Количество МОГ-транзисторов, необходимых для реализации универсального логического модуля, приведено в таблице.1264336 Количество МОПтранзисторов 120 248 504 1016 2040 Д 2760524280 12 ие Составитель О, СкворцовТехред А.Кравчук Корректор Л.Пилипе едактор А.Ога аказ 5574 Тираж 8161 ИИПИ Государспо делам изоб5, Москва, ЖПодписноеета СССРытий енного коми тений и отк Раушская н 4/ 11303 б,од, ул, Проектная, 4 зводственно-полиграфическое предприяти формула изобретения универсальный логическгй модульна МОП-транзисторах, содержащий ииинформационных и 2 настроечных шин,о т л и ч а м щ и й с я тем, что,с целью упрощения конструкции,. онсодержит и линеек, каждая 1-я (1=1,п)к из которых содержит 2 логических ячеек, индюрмапионная шина каждой логической ячейки 1-й (1=1,п)линейки соединена с 1-й информационной шиной модуля, а выходные шины 5 всех логических ячеек )-й (1=1,п)линейки соединены соответственнос шинами управления логических ячеек Ц+1) -й линейки, выходная шиналогической ячейки -й линейки соединена с выходной шиной модуля, настроечные шины которого соединенысоответственно с шинами управлениялогических ячеек первой линейки, акаждая логическая ячейка содержитвыполненные на МОП-транзисторах элемент И-НЕ и элемент РАВНОЗНАЧНОСТЬ,выходная шина которого соединена спервой шиной управления ячейки, вторая шина управления которой соединена с первой входной шиной элемента И-НЕ, вторая входная шина которого соединена с информационной шинойячейки, а выходная шина соединенас второй входной шиной элемента РАВНОЗНАЧНОСТЬ.