Графическое запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 1 бб 715 55 011 С 1100 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ф 3 л(ф 1 Ц ц 6 ОПИСАНИЕ ИЗОБРЕТЕНИЯ АВТОРСКОМУ С ТЕЛ ЬСТВ ческии институт Матчак и Г.А,Шумедства отображения ая школа, 1985, с. ство СССР153, 1988.ОМИНАЮЩЕЕ УСтся к выть исп ислителььзовано в хестока(71) Львовский пол итехн(54) ГРАФИЧЕСКОЕ ЗАПТРОЙ СТВО(57) Изобретение относной технике и может б Изобретение относится к вычислительной технике и может быть использовано в графических дисплеях растрового типа. Цель изобретения - повышение быс ействия устройства в режиме записи. На фиг.1 представлена структурнаяма графического запоминающего устро а; на фиг,2 - пример реализации бамяти,Устройство (фиг,1) содержит дешифратор 1, группу 2 элементов ИЛИ, группу 3 элементов И, первую 4 и вторую 5 группы одновибраторов, мультиплексор 6, группу блоков 7 памяти, адресные входы 8, вход 9 разрешения записи и выход 10 обращения устройства, информационные выходы 11 устройства, выход 12 готовности устройства, информационные входы устройства 13. графических дисплеях растрового типа, Целью изобретения является повышение быстродействия устройства в режиме записи. Устройство содержит группу элементов ИЛИ, группу элементов И, первую и вторую группы одновибраторов, группу блоков памяти, мультиплексор и дешифратор, Цель изобретения дсстигается организацией параллельной работы блоков памяти при произвольном следовании адресов записи за счет автономной фиксации адреса и данных в блоках памяти на все время цикла записи и анализа состояния готовности запрашиваемого блока памяти перед подачей очередного сигнала обращения, 2 ил. Блок памяти (фиг.2) содержит регистры 14,15,16, элемент задержки 17 и накопитель 18.Для обеспечения параллельной работы й блоков 7 памяти в каждом блоке предусмотрен регистр адреса и регистр входных данных, которые сохраняют поступившие в момент обращения значения адреса и данных на время цикла записи блока памяти.Группами 4 и 5 одновибраторов определяется соответственно время, необходимое для проведения цикла записи в блок 7 памяти, и время, необходимое для осуществления цикла обращения к блоку 7 памяти, для каждого блока 7 памяти в отдельности,На входы 8 поступают разряды адреса, причем младшие разряды, определяющие номер блока памяти, поступают на входы дешифратора 1 и управляющие входы мультиплексора 6, а старшие разряды, представ ляющие собой адрес Ячейки В блоках 7 памяти - на адресные Входь блоков 7 памяти.Запоминающее устройство работает сл 8 Дующим Образом,В режиме записи сигнал разрешения записи на входе 9 соответствует низкому логическому потенциалу, в результате чего сигналы с Выхода Дешифратора 1, определяющиеие номер блока памяти, куда должна произвестись запись, передадутся на выходы элементов ИЛИ группы 2, которые подключены к первым элементам И группы 3, на вторых входах которых в момент обращения к устройству установится высский логический потенциал, что оаэрешит передачусигналов с первого входа элементов на их выходы, Сигналами с Выходов элементов И группы 3 управляются Одновибраторы первой 4 л Второй 5 групп. Запуск одновибраТОРОВ ПРОИЭВОДИТСЯ ВЫСОКИМ ЛОГИЧ 8 СКИМ потенциалом, Формируемые одновибраторами 4 сигналы поступакгт на входы выборки блоков 7 памяти Во время цикла записи или считывания лнформации,После поступления очереднь,х адреса и данных для записи В запоминающее устрой- стВО необхОДимо ОпреД 8 лить, нахОДитсЯ ли В цикле записи блок 7 памяти,В который произошло обращение, и сформироватьсигнал готовности устройства. Состояние блоков 7 памятл опредег,яется сигналами с выходов группы 5 Одновиораторов, которы 8 поступают на информационные входы мультиплексора б, к управлгнощим входам которого подключены входы 8 младшихразрядов адреса, В результате на Выходе мультиплексора 6 будет присутствовать слгнал, указывающий, в каком состоянии находится блок 7 памяти, в который произошло обращение. Если сигнал на выходе мультиплексора б имеет высокий логический уровень, блок находится В активном состоянии, В этом случае работа графического процессора приостанавливается до появления на выходе 12 сигнала низкого логического потенциала. Сигнал низкого уровня на выходе мультиплексора 6 разрешает работу процессора, так как в.этом случае блок 7 памяти готов к записи очередных данных, Наличие сигнала логического нуля на выходе мультиплексора 6 разрешает рафическаму процессору формирование сигнала обращения к устройству на входе 10Б режиме считывания сигнал разрешения записи на входе 9 соответствует Высокому логическому потенциалу, п)и этом на выходах элементов ИЛИ группы 2 также установится потенциал, соответствующий логической единице, который будет передаваться на первые входы элементов И группы 3. В момент обращения к устройству сигнал на входе 10 примет единичное значение, В результате чего сигналы высокого логического уровня, присутствующие на первых входах элементов И группы 3, пере- дадутся на выходы этих элементов, т,е, произойдет запуск одновременно всех одновибраторов групп 4 и 5.Таким образом, в режиме считывания происходит выборка сразу всех блоков 7 памяти и по установленным на входах 8 старшим разрядам адреса осуществляется параллельное считывание содержимого этих блоков, Формирование сигнала готовности на выходе 12 происходит так же как и в режиме записи. Формула изобретения Графическое запоминающее устройство, содержащее дешифратор и группу блоков памяти, адресные и информационные входы которых являются соответственно входами старших разрядов адреса и информационными входами устройства, входы записи и выхОды блОков памяти группы являются соответственно входом разрешения записи и информационными выходами устройства, входы дешифратора являются входами младших разрядов адреса устройства,отличающееся тем,что,сцелью повышения быстродействия устройства в режиме записи, в него введены мультиплексор, первая и вторая группы одновибраторов, группа элементов И и группа элементов ИЛИ, причем выходы дешифратора соединены с первыми входами элементов ИЛИ группы, вторые входы которых подключены к входам разрешения записи устройства, а выходы соединены с первыми входами соответствующих элементов И группы, вторые входы которых являются входом обращения устройства, а выходы подключены к входам соответствующих одновибраторов первой и второй групп, выходы одновибраторов первой группы соединены с входами выборки соответствующих блоков памяти группы, выходы одновибраторов второй группы подключены к информационным входам мультиплексора, управляющие входы которого соединены с входами младших разрядов адреса устройства, выход мультиплексора является выходом готовности устройства, 1 б 67154